dvisampler: add clocking and phase detector

MultiReg: remove idomain

MultiReg: remove idomain

genlib/cdc/MultiReg: implement rename_clock_domain + get_clock_domains

genlib/cdc/MultiReg: remove idomain

fhdl/specials: fix rename_clock_domain declarations

sim: remove PureSimulable (superseded by Module)

Use new ClockDomain API

structure: remove Fragment.call_sim

sim: compatibility with new ClockDomain API

New clock_domain API

Local clock domain example

Make ClockDomains part of fragments

altera_quartus, de0nano: add copyright notices

Added platform file for DE0 Nano (by Florent Kermarrec)

Added support for Altera Quartus (by Florent Kermarrec)

xilinx_ise/CRG_SE: reset inversion support

CRG: support reset inversion

CRG: use new Module API

flow/actor/filter_endpoints: deterministic order

bank/csrgen/BankArray: create banks in sorted order

software/bios: default length 4 for mr command

Instantiate DVI sampler core for both ports

dvisampler: add core, EDID support

bank/description: modify reg/mem in-place

Allow SimActors to produce/consume a constant stream of tokens

Currently a SimActor requires one clock period to recover from consuming or
producing a token. ack/stb are deasserted in the cycle where the token is
consumed/produced and only re-asserted in the next cycle. This patch updates the
code to keep the control signals asserted if the actor is able to produce or
consume a token in the next cycle.

The patch also sets 'initialize' attribute on the simulation method, this will
make sure that the control and data signals will be ready right on the first
clock cycle.

Signed-off-by: Lars-Peter Clausen <lars@metafoo.de>

Add support for negative slice indices

In python a negative indices usually mean start counting from the right side.
I.e. if the index is negative is acutal index used is len(l) + i. E.g. l[-2]
equals l[len(l)-2].

Being able to specify an index this way also comes in handy for migen slices in
some cases. E.g. the following snippet can be implement to shift an abitrary
length register n bits to the right:
reg.eq(Cat(Replicate(0, n), reg[-n:])

Signed-off-by: Lars-Peter Clausen <lars@metafoo.de>

examples/pytholite: use new APIs

sim/generic: support implicit get_fragment

vpi: make it work by default on Arch

examples/basic: use new APIs

fhdl/verilog: implicit get_fragment

generic_platform: implicit get_fragment

build.py: use implicit get_fragment

fhdl/specials/Memory: automatic name#

Use automatic register naming

bank: automatic register naming

fhdl/tracer: recognize CALL_FUNCTION_VAR opcode

fhdl/tracer: recognize LOAD_DEREF opcode

fhdl/tracer: remove leading underscores from names

README: update

get_registers --> get_registers_glue since it's conflicting with new Migen register automatic detection

bus/asmibus: use implicit finalization

Fix Register name conflict between Pytholite and Bank

Use new module, autoreg and eventmanager Migen APIs

bank/eventmanager: use module and autoreg

bus/asmibus: use fhdl.module API

fhdl/module: replace autofragment

bank/description/AutoReg: check that get_memories and get_registers are callable

bank/csrgen: BankArray

bank/description: AutoReg

migen/fhdl/autofragment: factorize

fhdl/autofragment: remove legacy functions

fhdl/tools/flat_iteration: generalize

fhdl/autofragment: fix submodules

fhdl/autofragment: empty build_fragment by default

Use common definition for FinalizeError

csr/SRAM: support for writes with memory widths larger than bus words

fhdl/verilog: tristate outputs are always wire

software/libcompiler-rt: add ctzsi2

platforms/m1: add video mixer extension board

bus/csr: support memories with larger word width than the bus (read only)

fhdl/autofragment: bugfixes + add auto_attr

fhdl/autofragment: FModule

csr/SRAM: prefix page register with memory name

xilinx_ise: add lock cycle to bitgen

adapt to migen changes

use mibuild for de1 example

use mibuild for de0_nano example

compiles but untested

fhdl/verilog: insert reset before listing signals

doc: update

sim: update

examples: use miscope.bridges

move spi2csr to briges/spi2csr

examples: update & simplify

examples/../top: update

bank/description: memprefix

fhdl/specials: allow setting memory name

uio/ioo: fix specials

lm32: update

m1crg: advance off-chip DDR clock phase

bios: print number of memory errors

build: support optional MMU

lm32: use submodule

xilinx_ise: import Instance

fhdl/specials/Instance: _printintbool -> verilog_printexpr

Use new 'specials' API

corelogic -> genlib

Use new 'specials' API

xilinx_ise: disable SRL extraction on synchronizers

generic_platform/get_verilog: pass additional args to verilog.convert

corelogic -> genlib

examples/psync: cleanup

examples/basic/psync: demonstrate the new features

genlib: clock domain crossing elements

fhdl/verilog: support special lowering and overrides

examples/fir: better filter

corelogic -> genlib

fhdl: inline synthesis directive support