tb/asmicon_wb: test asmicon with wishbone bridge

tb/asmicon: do not keep files

fhdl: support len() on signals

bank/csrgen: allow specifying existing CSR interface

Optionally accept iverilog simulator options

Remove uses of pads, new constraints system

fhdl: phase out pads

vpi: delete merged Icarus Verilog patch

fhdl/verilog: do not attempt to initialize instance and mem output signals

asmicon: various fixes. Now produces convincing refresh/read sequences.

tb/asmicon: global test bench

bus/dfi: reset active low signals to 1

sim/proxy: support lists

fhdl/verilog: initialize internal read-only signals with their reset values

tb/asmicon: bankmachine test bench

corelogic/roundrobin: handle correctly special case with 1 request source

tb/asmicon/bankmachine: test buffer and NACK

tb/asmicon/bankmachine: selector test bench

asmicon/bankmachine: fixes

bus/asmicon: initiator

tb: remove obsolete norflash test bench

tb/asmicon: refresher test

sim: proxy

asmicon/refresher: fix refresh sequence done signal

Update copyright notices

tools: new flterm

corelogic/fsm: typo

asmicon: multiplexer (untested)

asmicon: move slot time to timing settings

asmicon: bank machine (untested)

corelogic/fsm: delayed enters

corelogic/roundrobin: CE switching

asmicon: refresher (untested)

norflash: use new timeline API

corelogic: convert timeline to function and move to misc

asmicon: skeleton

bus/asmibus/hub: require finalization before get_slots

fhdl: export log2_int

setup.py: simplify

Signed-off-by: Alain Péteut <alain.peteut@yahoo.com>

doc: more examples and comments

doc: cosmetic changes (thanks sh4rm4 for reporting typos)

doc: use script font

doc: simulation

doc: cosmetic changes (thanks rofl0r for reporting typos)

doc: add logo

doc: switch to sphinx

examples: FIR filter simulation

fhdl: handle negative constants correctly

examples: remove outdated wb_intercon simulation

vpi: support extra include directories

gitignore: update

bus: generic transaction model

vpi: patch for Icarus Verilog

examples: small cleanup

sim: fix zero encoding

sim: fix message debug formatting

sim: make initialization cycle optional (selectable by function attribute)

sim: memory access

fhdl: register memory objects with namespace

sim: support for signed numbers

fhdl/verilog: fix signed constant conversion

vpi: install target

sim: VCD generation

sim: clean startup/shutdown

sim: remove temporary files and socket

fhdl/namer: do not reference objects with __del__ methods to avoid uncollectable cycles

sim: remove default sockaddr

fhdl: add simulation functions in fragment

sim: basic functionality working

sim: signal writes working

sim: cleanups

sim: signal reads working

sim: compile VPI module

sim: two way IPC working

sim: IPC module (lacks str/int encoding)

README: clarify license

ddrphy: working on hardware, simulation a bit messed up

ddrphy: request wrdata_en/rddata_en at the same time as the command

ddrphy: reads OK, write data coming out 1/2 cycle too late

ddrphy: partly working

dfii: set data mask

dfii: new design

s6ddrphy: read path OK in simulation

s6ddrphy: write path OK in simulation

s6ddrphy: generate DQ/DQS/DM OE

s6ddrphy: DQ/DQS/DM SERDES

s6ddrphy: clock, address and command

Prepare for new DDR PHY

bus/dfi: fix multiphase naming

bios: fix function prototypes

bank/csrgen: fix RE generation

Send SDRAM initialization sequence and answer PHY read/write requests. Obstinately refuses to work, unfortunately.

bank: add RE signal for registers made of fields

bus: add interconnect statements function

fhdl: check we pass BV to signals

DFI injector (untested)

bios: DDR initialization skeleton

bios: add flash target using m1nor

Add build Makefile and JTAG load script

Map DDR PHY controls in CSR