fhdl/verilog: properly connect instance inouts

Connect DDR PHY

Doesn't do much for the moment, just to check synthesis/P&R.

s6ddrphy: use single-ended DQS

clkfx: remove

m1crg: make clock feedback pin bidirectional

lm32: compatibility with the new instance API

fhdl: support forwarding of bidirectional signals from instance ports

Generate all clocks for the DDR PHY

bus/dfi: filter signals by direction

bank: omit device write register when access_bus==READ_ONLY and access_dev==WRITE_ONLY

bus: add DFI

Use new bus API

bank/csrgen: use new bus API

bus: fix simple interconnect

bus: simplify and cleanup

Unify slave and master interfaces
Remove signal direction suffixes
Generic simple interconnect
Wishbone point-to-point interconnect
Description filter (get_name)
Misc cleanups

s6ddrphy: prepare quilt

README

bus/asmibus/hub: forward data and tag_call

Use double quotes for all strings

Use double quotes for all strings

Include Wishbone to ASMI bridge

bus/wishbone2asmi: cache hits working

corelogic: support reverse in displacer/chooser

Fix syntax errors and other stupid problems

bus/csr: Rename a->adr d->dat to be consistent with the other buses

doc: update ASMI description

bus/wishbone2asmi: set WM, and send 0 when inactive

bus: Wishbone to ASMI caching bridge (untested)

corelogic/misc: displacer + chooser

corelogic/misc/multimux: less confusing variable name

bus/asmibus: fix typo

corelogic/record: add to_signal convenience function

corelogic/misc: contiguous split

bus/asmibus: add get_slots, fix get_fragment

bus: ASMI hub (untested)

doc: update Bank description

tools: use install and /usr/local (as suggested by David Kuehling)

tools: remove bin2hex

libbase: blocking UART write if IRQs are enabled

software: shell from original BIOS

software: UART RX demo

uart: RX support

software: enable -Wmissing-prototypes

software: use the Clang/LLVM compiler

software: fix size_t and ptrdiff_t

software: remove unnecessary IRQ acks

LM32: make IP read-only and interrupt lines level-sensitive

software: interrupt driven UART working

sram: fix sub-word write

bus/wishbone2csr: truncate WB data

fhdl: do not attempt slicing non-array signals to keep Verilog happy

software: use new UART

top: connect UART IRQ

UART: use new bank API and event manager

bank: event manager

bank: support registers larger than the bus word width

bank: refactoring

bank/csrgen: use enumerate

BIOS: hello world

Update gitignore

Memory map

fhdl/structure: binary constant builder

Add tools

flash: remove splash screens

software: dependencies the Werner way

Copy some software code from the original Milkymist SoC.
Libbase should keep its RAM usage to a minimum as it is meant to
be executed before the SDRAM is up and running. (Having lots of
code is OK though as we XIP from the flash)

sram: fix WE signal

Merge pull request #2 from larsclausen/master

migen patches

Use enumerate(x) instead of zip(range(x), x)

Signed-off-by: Lars-Peter Clausen <lars@metafoo.de>

fhdl/namer: Add support for STORE_DEREF opcode

Signed-off-by: Lars-Peter Clausen <lars@metafoo.de>

Lower required python version to 3.1

migen is confirmed to work fine with python 3.1, so lower the required version
from 3.2 to 3.1.

Signed-off-by: Lars-Peter Clausen <lars@metafoo.de>

examples/wb_intercon: update to new APIs

fhdl/namer: extract variable names with bytecode inspection

fhdl: do not prefix instance signal names

Remove explicit bus names

Remove explicit bus names and rely on the new automatic namer

Add on-chip SRAM

fhdl: support memory read enable

fhdl: make WRITE_FIRST default

doc: memories

fhdl: memories working

fhdl/verilog: clean up signal classification and support memory descriptions

fhdl/structure: memory description

doc: cosmetic changes

doc: ASMI description

Remove duplicate logo

doc: refactor

flow/ala: fix typo for And (thanks Lars)

Logo

Use meaningful class names

Use meaningful class names

Use new verilog.convert API

Include fragment pads in pre-naming dictionary

namer/trace_back: behave on None code_context

Fix instance support

Include unused I/Os in pre-naming dictionary and register signals with name_override

Remove NoContext

Only include context prefix when necessary

Fix disjoint namespace test

Always include last step in names