New naming system: second attempt

examples/corelogic_conv: use two dividers

corelogic/record: empty default name

New naming system beginning to work

fhdl: new naming system (broken)

actorlib/control: 'for' generator

dma_wishbone: small syntax simplification thanks to None statements

fhdl: allow None statements

wishbone_dma: convert to new endpoint API and fix some bugs

bus: list signals

flow: saner endpoint management

Wishbone: omit fixed LSBs

Wishbone: omit fixed LSBs

convtools -> tools

actorlib: Wishbone DMA read master (WIP)

record: return offset

flow: simplify actor fragment interface

record: support aligned flattening

corelogic: FSM

record: cleanup

record: better exception code

record: preserve order

flow: draw network graph

flow: actor busy signal

Composer (WIP)

endpoint: add _i/_o suffix on signal names

fhdl: better signal naming heuristic

constant: equality

verilog: split comb block, use assign statements

convtools -> tools

flow: network

record: compatibility check

flow: plumbing

actor: simplified automatic control

ALA: use records for tokens

README: update copyright year

corelogic: record

Signal repr

Merge branch 'master' of github.com:milkymist/migen

Convert -> convert

Convert -> convert

setup.py: fix to catch all modules

Signed-off-by: Alain Péteut <peteut@space.unibe.ch>

Add setup script

example: flow conversion

flow: sum and division actors

fhdl: encapsulate replicated constants

flow: actor class

csr: use optree

corelogic: operator tree

verilog: comb reset

verilog: break down Convert function

verilog: ignore variable property in combinatorial block

Consistent names

README: Flow

README: Core Logic, Bus, Bank

README: structure + FHDL description

Use new syntax

examples: remove old-style declarations

corelogic: fix signal exports

fhdl: better matching of assignment

Remove uses of declare_signal

fhdl: also take into account object attributes in _make_signal_name. Get rid of declare_signal

fhdl: automatic signal name from assignment

uart: new design using FHDL and bank (TX only, incomplete)

bank: support raw registers

fhdl: fix series of if/elif/else

32-device, 8-bit CSR bus

32-device, 8-bit CSR bus

norflash tb: use get_fragment

verilog: get the simulator to run the combinatorial process at the beginning

Multiply system clock

clkfx module

verilog: support for float parameters in instances

Proper reset generation

verilog: user-definable reset and clock

Support the new FHDL syntax

fhdl: simpler syntax

Pay a bit more attention to PEP8

Pay a bit more attention to PEP8

wishbone2csr: wait for WB deack

Initial import

timeline: only trigger in rest state

examples: Wishbone interconnect test bench

verilog: use blocking assignment in combinatorial process

wishbone: decoder: fix slave cyc generation in registered mode

wishbone2csr: fix double-write bug

wishbone: only send ack to the active master in arbiter

fhdl: allow a namespace to be specified for Verilog conversion

fhdl: support Constant parameters for Verilog conversion

fhdl: fix list references (thanks Lars)

bus: fix CSR interconnect data readback

bus: 14-bit CSR addresses

bank: fix csrgen address decoder

bus: Wishbone to CSR bridge

corelogic: timeline module

fhdl: remove broken fragment iadd

convtools: insert reset on variables

autofragment: remove debug

fhdl: autofragment

fhdl: fix += for empty fragment