introduce extra register of delay to split combinatorial loops
[soc.git] / src / soc / simple /
drwxr-xr-x   ..
-rw-r--r-- 0 __init__.py
-rw-r--r-- 52741 core.py
-rw-r--r-- 4618 core_data.py
-rw-r--r-- 22707 inorder.py
-rw-r--r-- 76844 issuer.py
-rw-r--r-- 6903 issuer_verilog.py
drwxr-xr-x - test