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[soc.git] / src / soc / simple /
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-rw-r--r-- 0 __init__.py
-rw-r--r-- 51549 core.py
-rw-r--r-- 4618 core_data.py
-rw-r--r-- 24728 inorder.py
-rw-r--r-- 69133 issuer.py
-rw-r--r-- 5101 issuer_verilog.py
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