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2 attribute \nmigen.hierarchy "top.dm0.src1_c"
4 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
5 wire width 30 input 0 \r_rd0_c
6 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
7 wire width 30 input 1 \s_rd0_c
8 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
9 wire width 30 output 2 \qlq_rd0_c
10 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
11 wire width 1 input 3 \rst
12 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
13 wire width 1 input 4 \clk
14 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
16 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
17 wire width 30 \q_int$next
18 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
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28 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
30 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
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41 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
43 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
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57 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
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63 update \q_int 30'000000000000000000000000000000
65 update \q_int \q_int$next
67 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
68 wire width 30 \q_rd0_c
69 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
71 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
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81 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
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94 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
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110 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
111 wire width 30 \qn_rd0_c
112 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
114 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
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127 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
129 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
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147 attribute \nmigen.hierarchy "top.dm0.src2_c"
149 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
150 wire width 30 input 0 \r_rd1_c
151 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
152 wire width 30 input 1 \s_rd1_c
153 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
154 wire width 30 output 2 \qlq_rd1_c
155 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
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157 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
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159 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
161 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
162 wire width 30 \q_int$next
163 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
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175 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
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188 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
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200 assign \q_int$next \q_int
201 assign \q_int$next $5
202 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
205 assign \q_int$next 30'000000000000000000000000000000
208 update \q_int 30'000000000000000000000000000000
210 update \q_int \q_int$next
212 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
213 wire width 30 \q_rd1_c
214 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
216 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
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226 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
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237 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
239 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
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257 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
259 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
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274 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
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287 assign \qlq_rd1_c $15
291 attribute \generator "nMigen"
292 attribute \nmigen.hierarchy "top.dm0.src3_c"
294 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
295 wire width 30 input 0 \r_rd2_c
296 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
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298 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
299 wire width 30 output 2 \qlq_rd2_c
300 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
301 wire width 1 input 3 \rst
302 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
303 wire width 1 input 4 \clk
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320 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
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333 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
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345 assign \q_int$next \q_int
346 assign \q_int$next $5
347 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
350 assign \q_int$next 30'000000000000000000000000000000
353 update \q_int 30'000000000000000000000000000000
355 update \q_int \q_int$next
357 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
358 wire width 30 \q_rd2_c
359 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
361 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
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371 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
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382 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
384 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
386 parameter \A_SIGNED 1'0
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400 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
401 wire width 30 \qn_rd2_c
402 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
404 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
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417 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
419 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
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439 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
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443 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
444 wire width 30 output 2 \qlq_wr0_c
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447 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
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449 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
451 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
452 wire width 30 \q_int$next
453 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
455 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
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465 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
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476 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
478 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
480 parameter \A_SIGNED 1'0
481 parameter \A_WIDTH 5'11110
482 parameter \B_SIGNED 1'0
483 parameter \B_WIDTH 5'11110
484 parameter \Y_WIDTH 5'11110
490 assign \q_int$next \q_int
491 assign \q_int$next $5
492 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
495 assign \q_int$next 30'000000000000000000000000000000
498 update \q_int 30'000000000000000000000000000000
500 update \q_int \q_int$next
502 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
503 wire width 30 \q_wr0_c
504 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
506 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
508 parameter \A_SIGNED 1'0
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510 parameter \Y_WIDTH 5'11110
514 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
516 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
518 parameter \A_SIGNED 1'0
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527 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
529 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
531 parameter \A_SIGNED 1'0
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541 assign \q_wr0_c 30'000000000000000000000000000000
545 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
546 wire width 30 \qn_wr0_c
547 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
549 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
551 parameter \A_SIGNED 1'0
552 parameter \A_WIDTH 5'11110
553 parameter \Y_WIDTH 5'11110
558 assign \qn_wr0_c 30'000000000000000000000000000000
562 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
564 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
566 parameter \A_SIGNED 1'0
567 parameter \A_WIDTH 5'11110
568 parameter \B_SIGNED 1'0
569 parameter \B_WIDTH 5'11110
570 parameter \Y_WIDTH 5'11110
576 assign \qlq_wr0_c 30'000000000000000000000000000000
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581 attribute \generator "nMigen"
582 attribute \nmigen.hierarchy "top.dm0.dst2_c"
584 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
585 wire width 30 input 0 \r_wr1_c
586 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
587 wire width 30 input 1 \s_wr1_c
588 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
589 wire width 30 output 2 \qlq_wr1_c
590 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
591 wire width 1 input 3 \rst
592 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
593 wire width 1 input 4 \clk
594 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
596 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
597 wire width 30 \q_int$next
598 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
600 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
602 parameter \A_SIGNED 1'0
603 parameter \A_WIDTH 5'11110
604 parameter \Y_WIDTH 5'11110
608 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
610 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
612 parameter \A_SIGNED 1'0
613 parameter \A_WIDTH 5'11110
614 parameter \B_SIGNED 1'0
615 parameter \B_WIDTH 5'11110
616 parameter \Y_WIDTH 5'11110
621 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
623 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
625 parameter \A_SIGNED 1'0
626 parameter \A_WIDTH 5'11110
627 parameter \B_SIGNED 1'0
628 parameter \B_WIDTH 5'11110
629 parameter \Y_WIDTH 5'11110
635 assign \q_int$next \q_int
636 assign \q_int$next $5
637 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
640 assign \q_int$next 30'000000000000000000000000000000
643 update \q_int 30'000000000000000000000000000000
645 update \q_int \q_int$next
647 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
648 wire width 30 \q_wr1_c
649 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
651 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
653 parameter \A_SIGNED 1'0
654 parameter \A_WIDTH 5'11110
655 parameter \Y_WIDTH 5'11110
659 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
661 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
663 parameter \A_SIGNED 1'0
664 parameter \A_WIDTH 5'11110
665 parameter \B_SIGNED 1'0
666 parameter \B_WIDTH 5'11110
667 parameter \Y_WIDTH 5'11110
672 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
674 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
676 parameter \A_SIGNED 1'0
677 parameter \A_WIDTH 5'11110
678 parameter \B_SIGNED 1'0
679 parameter \B_WIDTH 5'11110
680 parameter \Y_WIDTH 5'11110
686 assign \q_wr1_c 30'000000000000000000000000000000
690 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
691 wire width 30 \qn_wr1_c
692 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
694 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
696 parameter \A_SIGNED 1'0
697 parameter \A_WIDTH 5'11110
698 parameter \Y_WIDTH 5'11110
703 assign \qn_wr1_c 30'000000000000000000000000000000
707 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
709 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
711 parameter \A_SIGNED 1'0
712 parameter \A_WIDTH 5'11110
713 parameter \B_SIGNED 1'0
714 parameter \B_WIDTH 5'11110
715 parameter \Y_WIDTH 5'11110
721 assign \qlq_wr1_c 30'000000000000000000000000000000
722 assign \qlq_wr1_c $15
726 attribute \generator "nMigen"
727 attribute \nmigen.hierarchy "top.dm0"
729 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:39"
730 wire width 30 output 0 \rd_wait_o
731 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
732 wire width 30 output 1 \wr_wait_o
733 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
734 wire width 30 input 2 \issue_i
735 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
736 wire width 30 input 3 \go_die_i
737 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
738 wire width 30 input 4 \gord1_i
739 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
740 wire width 30 input 5 \gord2_i
741 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
742 wire width 30 input 6 \gord3_i
743 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
744 wire width 30 input 7 \gowr1_i
745 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
746 wire width 30 input 8 \gowr2_i
747 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:19"
748 wire width 30 input 9 \rd_pend_i
749 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:20"
750 wire width 30 input 10 \wr_pend_i
751 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
752 wire width 1 input 11 \rst
753 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
754 wire width 1 input 12 \clk
755 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
756 wire width 30 \src1_c_r_rd0_c
757 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
758 wire width 30 \src1_c_s_rd0_c
759 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
760 wire width 30 \src1_c_qlq_rd0_c
762 connect \r_rd0_c \src1_c_r_rd0_c
763 connect \s_rd0_c \src1_c_s_rd0_c
764 connect \qlq_rd0_c \src1_c_qlq_rd0_c
768 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
769 wire width 30 \src2_c_r_rd1_c
770 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
771 wire width 30 \src2_c_s_rd1_c
772 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
773 wire width 30 \src2_c_qlq_rd1_c
775 connect \r_rd1_c \src2_c_r_rd1_c
776 connect \s_rd1_c \src2_c_s_rd1_c
777 connect \qlq_rd1_c \src2_c_qlq_rd1_c
781 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
782 wire width 30 \src3_c_r_rd2_c
783 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
784 wire width 30 \src3_c_s_rd2_c
785 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
786 wire width 30 \src3_c_qlq_rd2_c
788 connect \r_rd2_c \src3_c_r_rd2_c
789 connect \s_rd2_c \src3_c_s_rd2_c
790 connect \qlq_rd2_c \src3_c_qlq_rd2_c
794 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
795 wire width 30 \dst1_c_r_wr0_c
796 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
797 wire width 30 \dst1_c_s_wr0_c
798 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
799 wire width 30 \dst1_c_qlq_wr0_c
801 connect \r_wr0_c \dst1_c_r_wr0_c
802 connect \s_wr0_c \dst1_c_s_wr0_c
803 connect \qlq_wr0_c \dst1_c_qlq_wr0_c
807 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
808 wire width 30 \dst2_c_r_wr1_c
809 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
810 wire width 30 \dst2_c_s_wr1_c
811 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
812 wire width 30 \dst2_c_qlq_wr1_c
814 connect \r_wr1_c \dst2_c_r_wr1_c
815 connect \s_wr1_c \dst2_c_s_wr1_c
816 connect \qlq_wr1_c \dst2_c_qlq_wr1_c
820 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
822 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
824 parameter \A_SIGNED 1'0
825 parameter \A_WIDTH 5'11110
826 parameter \B_SIGNED 1'0
827 parameter \B_WIDTH 5'11110
828 parameter \Y_WIDTH 5'11110
834 assign \dst1_c_r_wr0_c 30'111111111111111111111111111111
835 assign \dst1_c_r_wr0_c $1
838 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
840 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
842 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
844 parameter \A_SIGNED 1'0
845 parameter \A_WIDTH 5'11110
846 parameter \B_SIGNED 1'0
847 parameter \B_WIDTH 5'11110
848 parameter \Y_WIDTH 5'11110
850 connect \B \wr_pend_i
853 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
855 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
857 parameter \A_SIGNED 1'1
858 parameter \A_WIDTH 5'11110
859 parameter \B_SIGNED 1'1
860 parameter \B_WIDTH 5'11110
861 parameter \Y_WIDTH 5'11111
863 connect \B 30'111111111111111111111111111110
868 assign \dst1_c_s_wr0_c 30'000000000000000000000000000000
869 assign \dst1_c_s_wr0_c $3 [29:0]
872 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
874 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
876 parameter \A_SIGNED 1'0
877 parameter \A_WIDTH 5'11110
878 parameter \B_SIGNED 1'0
879 parameter \B_WIDTH 5'11110
880 parameter \Y_WIDTH 5'11110
886 assign \dst2_c_r_wr1_c 30'111111111111111111111111111111
887 assign \dst2_c_r_wr1_c $8
890 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
892 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
894 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
896 parameter \A_SIGNED 1'0
897 parameter \A_WIDTH 5'11110
898 parameter \B_SIGNED 1'0
899 parameter \B_WIDTH 5'11110
900 parameter \Y_WIDTH 5'11110
902 connect \B \wr_pend_i
905 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
907 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
909 parameter \A_SIGNED 1'1
910 parameter \A_WIDTH 5'11110
911 parameter \B_SIGNED 1'1
912 parameter \B_WIDTH 5'11110
913 parameter \Y_WIDTH 5'11111
915 connect \B 30'111111111111111111111111111110
920 assign \dst2_c_s_wr1_c 30'000000000000000000000000000000
921 assign \dst2_c_s_wr1_c $10 [29:0]
924 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
926 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
928 parameter \A_SIGNED 1'0
929 parameter \A_WIDTH 5'11110
930 parameter \B_SIGNED 1'0
931 parameter \B_WIDTH 5'11110
932 parameter \Y_WIDTH 5'11110
938 assign \src1_c_r_rd0_c 30'111111111111111111111111111111
939 assign \src1_c_r_rd0_c $15
942 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
944 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
946 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
948 parameter \A_SIGNED 1'0
949 parameter \A_WIDTH 5'11110
950 parameter \B_SIGNED 1'0
951 parameter \B_WIDTH 5'11110
952 parameter \Y_WIDTH 5'11110
954 connect \B \rd_pend_i
957 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
959 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
961 parameter \A_SIGNED 1'1
962 parameter \A_WIDTH 5'11110
963 parameter \B_SIGNED 1'1
964 parameter \B_WIDTH 5'11110
965 parameter \Y_WIDTH 5'11111
967 connect \B 30'111111111111111111111111111110
972 assign \src1_c_s_rd0_c 30'000000000000000000000000000000
973 assign \src1_c_s_rd0_c $17 [29:0]
976 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
978 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
980 parameter \A_SIGNED 1'0
981 parameter \A_WIDTH 5'11110
982 parameter \B_SIGNED 1'0
983 parameter \B_WIDTH 5'11110
984 parameter \Y_WIDTH 5'11110
990 assign \src2_c_r_rd1_c 30'111111111111111111111111111111
991 assign \src2_c_r_rd1_c $22
994 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
996 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
998 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
1000 parameter \A_SIGNED 1'0
1001 parameter \A_WIDTH 5'11110
1002 parameter \B_SIGNED 1'0
1003 parameter \B_WIDTH 5'11110
1004 parameter \Y_WIDTH 5'11110
1006 connect \B \rd_pend_i
1009 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
1011 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
1013 parameter \A_SIGNED 1'1
1014 parameter \A_WIDTH 5'11110
1015 parameter \B_SIGNED 1'1
1016 parameter \B_WIDTH 5'11110
1017 parameter \Y_WIDTH 5'11111
1019 connect \B 30'111111111111111111111111111110
1024 assign \src2_c_s_rd1_c 30'000000000000000000000000000000
1025 assign \src2_c_s_rd1_c $24 [29:0]
1028 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
1030 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
1032 parameter \A_SIGNED 1'0
1033 parameter \A_WIDTH 5'11110
1034 parameter \B_SIGNED 1'0
1035 parameter \B_WIDTH 5'11110
1036 parameter \Y_WIDTH 5'11110
1038 connect \B \go_die_i
1042 assign \src3_c_r_rd2_c 30'111111111111111111111111111111
1043 assign \src3_c_r_rd2_c $29
1046 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
1048 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
1050 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
1052 parameter \A_SIGNED 1'0
1053 parameter \A_WIDTH 5'11110
1054 parameter \B_SIGNED 1'0
1055 parameter \B_WIDTH 5'11110
1056 parameter \Y_WIDTH 5'11110
1058 connect \B \rd_pend_i
1061 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
1063 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
1065 parameter \A_SIGNED 1'1
1066 parameter \A_WIDTH 5'11110
1067 parameter \B_SIGNED 1'1
1068 parameter \B_WIDTH 5'11110
1069 parameter \Y_WIDTH 5'11111
1071 connect \B 30'111111111111111111111111111110
1076 assign \src3_c_s_rd2_c 30'000000000000000000000000000000
1077 assign \src3_c_s_rd2_c $31 [29:0]
1080 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
1082 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
1084 parameter \A_SIGNED 1'0
1085 parameter \A_WIDTH 5'11110
1086 parameter \B_SIGNED 1'0
1087 parameter \B_WIDTH 5'11110
1088 parameter \Y_WIDTH 5'11110
1089 connect \A \src1_c_qlq_rd0_c
1090 connect \B \src2_c_qlq_rd1_c
1093 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
1095 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
1097 parameter \A_SIGNED 1'0
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1497 parameter \A_SIGNED 1'0
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1596 parameter \A_SIGNED 1'0
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1640 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
1642 parameter \A_SIGNED 1'0
1643 parameter \A_WIDTH 5'11110
1644 parameter \B_SIGNED 1'0
1645 parameter \B_WIDTH 5'11110
1646 parameter \Y_WIDTH 5'11110
1651 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
1653 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
1655 parameter \A_SIGNED 1'0
1656 parameter \A_WIDTH 5'11110
1657 parameter \B_SIGNED 1'0
1658 parameter \B_WIDTH 5'11110
1659 parameter \Y_WIDTH 5'11110
1665 assign \q_int$next \q_int
1666 assign \q_int$next $5
1667 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
1670 assign \q_int$next 30'000000000000000000000000000000
1673 update \q_int 30'000000000000000000000000000000
1675 update \q_int \q_int$next
1677 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
1678 wire width 30 \q_wr0_c
1679 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
1681 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
1683 parameter \A_SIGNED 1'0
1684 parameter \A_WIDTH 5'11110
1685 parameter \Y_WIDTH 5'11110
1689 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
1691 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
1693 parameter \A_SIGNED 1'0
1694 parameter \A_WIDTH 5'11110
1695 parameter \B_SIGNED 1'0
1696 parameter \B_WIDTH 5'11110
1697 parameter \Y_WIDTH 5'11110
1702 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
1704 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
1706 parameter \A_SIGNED 1'0
1707 parameter \A_WIDTH 5'11110
1708 parameter \B_SIGNED 1'0
1709 parameter \B_WIDTH 5'11110
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1716 assign \q_wr0_c 30'000000000000000000000000000000
1720 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
1721 wire width 30 \qn_wr0_c
1722 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
1724 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
1726 parameter \A_SIGNED 1'0
1727 parameter \A_WIDTH 5'11110
1728 parameter \Y_WIDTH 5'11110
1733 assign \qn_wr0_c 30'000000000000000000000000000000
1734 assign \qn_wr0_c $13
1737 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
1739 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
1741 parameter \A_SIGNED 1'0
1742 parameter \A_WIDTH 5'11110
1743 parameter \B_SIGNED 1'0
1744 parameter \B_WIDTH 5'11110
1745 parameter \Y_WIDTH 5'11110
1751 assign \qlq_wr0_c 30'000000000000000000000000000000
1752 assign \qlq_wr0_c $15
1756 attribute \generator "nMigen"
1757 attribute \nmigen.hierarchy "top.dm1.dst2_c"
1759 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
1760 wire width 1 input 0 \rst
1761 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
1762 wire width 1 input 1 \clk
1763 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
1764 wire width 30 input 2 \r_wr1_c
1765 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
1766 wire width 30 input 3 \s_wr1_c
1767 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
1768 wire width 30 output 4 \qlq_wr1_c
1769 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
1770 wire width 30 \q_int
1771 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
1772 wire width 30 \q_int$next
1773 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
1775 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
1777 parameter \A_SIGNED 1'0
1778 parameter \A_WIDTH 5'11110
1779 parameter \Y_WIDTH 5'11110
1783 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
1785 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
1787 parameter \A_SIGNED 1'0
1788 parameter \A_WIDTH 5'11110
1789 parameter \B_SIGNED 1'0
1790 parameter \B_WIDTH 5'11110
1791 parameter \Y_WIDTH 5'11110
1796 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
1798 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
1800 parameter \A_SIGNED 1'0
1801 parameter \A_WIDTH 5'11110
1802 parameter \B_SIGNED 1'0
1803 parameter \B_WIDTH 5'11110
1804 parameter \Y_WIDTH 5'11110
1810 assign \q_int$next \q_int
1811 assign \q_int$next $5
1812 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
1815 assign \q_int$next 30'000000000000000000000000000000
1818 update \q_int 30'000000000000000000000000000000
1820 update \q_int \q_int$next
1822 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
1823 wire width 30 \q_wr1_c
1824 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
1826 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
1828 parameter \A_SIGNED 1'0
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1830 parameter \Y_WIDTH 5'11110
1834 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
1836 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
1838 parameter \A_SIGNED 1'0
1839 parameter \A_WIDTH 5'11110
1840 parameter \B_SIGNED 1'0
1841 parameter \B_WIDTH 5'11110
1842 parameter \Y_WIDTH 5'11110
1847 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
1849 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
1851 parameter \A_SIGNED 1'0
1852 parameter \A_WIDTH 5'11110
1853 parameter \B_SIGNED 1'0
1854 parameter \B_WIDTH 5'11110
1855 parameter \Y_WIDTH 5'11110
1861 assign \q_wr1_c 30'000000000000000000000000000000
1865 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
1866 wire width 30 \qn_wr1_c
1867 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
1869 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
1871 parameter \A_SIGNED 1'0
1872 parameter \A_WIDTH 5'11110
1873 parameter \Y_WIDTH 5'11110
1878 assign \qn_wr1_c 30'000000000000000000000000000000
1879 assign \qn_wr1_c $13
1882 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
1884 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
1886 parameter \A_SIGNED 1'0
1887 parameter \A_WIDTH 5'11110
1888 parameter \B_SIGNED 1'0
1889 parameter \B_WIDTH 5'11110
1890 parameter \Y_WIDTH 5'11110
1896 assign \qlq_wr1_c 30'000000000000000000000000000000
1897 assign \qlq_wr1_c $15
1901 attribute \generator "nMigen"
1902 attribute \nmigen.hierarchy "top.dm1"
1904 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:39"
1905 wire width 30 output 0 \rd_wait_o
1906 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
1907 wire width 30 output 1 \wr_wait_o
1908 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
1909 wire width 30 input 2 \issue_i
1910 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
1911 wire width 30 input 3 \go_die_i
1912 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
1913 wire width 30 input 4 \gord1_i
1914 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
1915 wire width 30 input 5 \gord2_i
1916 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
1917 wire width 30 input 6 \gord3_i
1918 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
1919 wire width 30 input 7 \gowr1_i
1920 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
1921 wire width 30 input 8 \gowr2_i
1922 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:19"
1923 wire width 30 input 9 \rd_pend_i
1924 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:20"
1925 wire width 30 input 10 \wr_pend_i
1926 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
1927 wire width 1 input 11 \rst
1928 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
1929 wire width 1 input 12 \clk
1930 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
1931 wire width 30 \src1_c_r_rd0_c
1932 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
1933 wire width 30 \src1_c_s_rd0_c
1934 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
1935 wire width 30 \src1_c_qlq_rd0_c
1936 cell \src1_c$1 \src1_c
1939 connect \r_rd0_c \src1_c_r_rd0_c
1940 connect \s_rd0_c \src1_c_s_rd0_c
1941 connect \qlq_rd0_c \src1_c_qlq_rd0_c
1943 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
1944 wire width 30 \src2_c_r_rd1_c
1945 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
1946 wire width 30 \src2_c_s_rd1_c
1947 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
1948 wire width 30 \src2_c_qlq_rd1_c
1949 cell \src2_c$2 \src2_c
1952 connect \r_rd1_c \src2_c_r_rd1_c
1953 connect \s_rd1_c \src2_c_s_rd1_c
1954 connect \qlq_rd1_c \src2_c_qlq_rd1_c
1956 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
1957 wire width 30 \src3_c_r_rd2_c
1958 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
1959 wire width 30 \src3_c_s_rd2_c
1960 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
1961 wire width 30 \src3_c_qlq_rd2_c
1962 cell \src3_c$3 \src3_c
1965 connect \r_rd2_c \src3_c_r_rd2_c
1966 connect \s_rd2_c \src3_c_s_rd2_c
1967 connect \qlq_rd2_c \src3_c_qlq_rd2_c
1969 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
1970 wire width 30 \dst1_c_r_wr0_c
1971 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
1972 wire width 30 \dst1_c_s_wr0_c
1973 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
1974 wire width 30 \dst1_c_qlq_wr0_c
1975 cell \dst1_c$4 \dst1_c
1978 connect \r_wr0_c \dst1_c_r_wr0_c
1979 connect \s_wr0_c \dst1_c_s_wr0_c
1980 connect \qlq_wr0_c \dst1_c_qlq_wr0_c
1982 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
1983 wire width 30 \dst2_c_r_wr1_c
1984 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
1985 wire width 30 \dst2_c_s_wr1_c
1986 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
1987 wire width 30 \dst2_c_qlq_wr1_c
1988 cell \dst2_c$5 \dst2_c
1991 connect \r_wr1_c \dst2_c_r_wr1_c
1992 connect \s_wr1_c \dst2_c_s_wr1_c
1993 connect \qlq_wr1_c \dst2_c_qlq_wr1_c
1995 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
1997 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
1999 parameter \A_SIGNED 1'0
2000 parameter \A_WIDTH 5'11110
2001 parameter \B_SIGNED 1'0
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2009 assign \dst1_c_r_wr0_c 30'111111111111111111111111111111
2010 assign \dst1_c_r_wr0_c $1
2013 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
2015 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
2017 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
2019 parameter \A_SIGNED 1'0
2020 parameter \A_WIDTH 5'11110
2021 parameter \B_SIGNED 1'0
2022 parameter \B_WIDTH 5'11110
2023 parameter \Y_WIDTH 5'11110
2025 connect \B \wr_pend_i
2028 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
2030 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
2032 parameter \A_SIGNED 1'1
2033 parameter \A_WIDTH 5'11110
2034 parameter \B_SIGNED 1'1
2035 parameter \B_WIDTH 5'11110
2036 parameter \Y_WIDTH 5'11111
2038 connect \B 30'111111111111111111111111111101
2043 assign \dst1_c_s_wr0_c 30'000000000000000000000000000000
2044 assign \dst1_c_s_wr0_c $3 [29:0]
2047 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
2049 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
2051 parameter \A_SIGNED 1'0
2052 parameter \A_WIDTH 5'11110
2053 parameter \B_SIGNED 1'0
2054 parameter \B_WIDTH 5'11110
2055 parameter \Y_WIDTH 5'11110
2057 connect \B \go_die_i
2061 assign \dst2_c_r_wr1_c 30'111111111111111111111111111111
2062 assign \dst2_c_r_wr1_c $8
2065 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
2067 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
2069 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
2071 parameter \A_SIGNED 1'0
2072 parameter \A_WIDTH 5'11110
2073 parameter \B_SIGNED 1'0
2074 parameter \B_WIDTH 5'11110
2075 parameter \Y_WIDTH 5'11110
2077 connect \B \wr_pend_i
2080 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
2082 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
2084 parameter \A_SIGNED 1'1
2085 parameter \A_WIDTH 5'11110
2086 parameter \B_SIGNED 1'1
2087 parameter \B_WIDTH 5'11110
2088 parameter \Y_WIDTH 5'11111
2090 connect \B 30'111111111111111111111111111101
2095 assign \dst2_c_s_wr1_c 30'000000000000000000000000000000
2096 assign \dst2_c_s_wr1_c $10 [29:0]
2099 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
2101 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
2103 parameter \A_SIGNED 1'0
2104 parameter \A_WIDTH 5'11110
2105 parameter \B_SIGNED 1'0
2106 parameter \B_WIDTH 5'11110
2107 parameter \Y_WIDTH 5'11110
2109 connect \B \go_die_i
2113 assign \src1_c_r_rd0_c 30'111111111111111111111111111111
2114 assign \src1_c_r_rd0_c $15
2117 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
2119 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
2121 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
2123 parameter \A_SIGNED 1'0
2124 parameter \A_WIDTH 5'11110
2125 parameter \B_SIGNED 1'0
2126 parameter \B_WIDTH 5'11110
2127 parameter \Y_WIDTH 5'11110
2129 connect \B \rd_pend_i
2132 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
2134 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
2136 parameter \A_SIGNED 1'1
2137 parameter \A_WIDTH 5'11110
2138 parameter \B_SIGNED 1'1
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2142 connect \B 30'111111111111111111111111111101
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2148 assign \src1_c_s_rd0_c $17 [29:0]
2151 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
2153 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
2155 parameter \A_SIGNED 1'0
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2165 assign \src2_c_r_rd1_c 30'111111111111111111111111111111
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2169 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
2171 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
2173 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
2175 parameter \A_SIGNED 1'0
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2177 parameter \B_SIGNED 1'0
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2181 connect \B \rd_pend_i
2184 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
2186 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
2188 parameter \A_SIGNED 1'1
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2199 assign \src2_c_s_rd1_c 30'000000000000000000000000000000
2200 assign \src2_c_s_rd1_c $24 [29:0]
2203 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
2205 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
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2213 connect \B \go_die_i
2217 assign \src3_c_r_rd2_c 30'111111111111111111111111111111
2218 assign \src3_c_r_rd2_c $29
2221 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
2223 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
2225 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
2227 parameter \A_SIGNED 1'0
2228 parameter \A_WIDTH 5'11110
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2233 connect \B \rd_pend_i
2236 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
2238 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
2240 parameter \A_SIGNED 1'1
2241 parameter \A_WIDTH 5'11110
2242 parameter \B_SIGNED 1'1
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2246 connect \B 30'111111111111111111111111111101
2251 assign \src3_c_s_rd2_c 30'000000000000000000000000000000
2252 assign \src3_c_s_rd2_c $31 [29:0]
2255 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
2257 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
2259 parameter \A_SIGNED 1'0
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2264 connect \A \src1_c_qlq_rd0_c
2265 connect \B \src2_c_qlq_rd1_c
2268 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
2270 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
2272 parameter \A_SIGNED 1'0
2273 parameter \A_WIDTH 5'11110
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2275 parameter \B_WIDTH 5'11110
2276 parameter \Y_WIDTH 5'11110
2278 connect \B \src3_c_qlq_rd2_c
2281 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
2283 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
2285 parameter \A_SIGNED 1'0
2286 parameter \A_WIDTH 5'11110
2287 parameter \Y_WIDTH 5'11110
2291 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
2293 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
2295 parameter \A_SIGNED 1'0
2296 parameter \A_WIDTH 5'11110
2297 parameter \B_SIGNED 1'0
2298 parameter \B_WIDTH 5'11110
2299 parameter \Y_WIDTH 5'11110
2305 assign \rd_wait_o 30'000000000000000000000000000000
2306 assign \rd_wait_o $42
2309 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
2311 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
2313 parameter \A_SIGNED 1'0
2314 parameter \A_WIDTH 5'11110
2315 parameter \B_SIGNED 1'0
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2318 connect \A \dst1_c_qlq_wr0_c
2319 connect \B \dst2_c_qlq_wr1_c
2322 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
2324 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
2326 parameter \A_SIGNED 1'0
2327 parameter \A_WIDTH 5'11110
2328 parameter \Y_WIDTH 5'11110
2332 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
2334 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
2336 parameter \A_SIGNED 1'0
2337 parameter \A_WIDTH 5'11110
2338 parameter \B_SIGNED 1'0
2339 parameter \B_WIDTH 5'11110
2340 parameter \Y_WIDTH 5'11110
2346 assign \wr_wait_o 30'000000000000000000000000000000
2347 assign \wr_wait_o $48
2351 attribute \generator "nMigen"
2352 attribute \nmigen.hierarchy "top.dm2.src1_c"
2354 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
2355 wire width 1 input 0 \rst
2356 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
2357 wire width 1 input 1 \clk
2358 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
2359 wire width 30 input 2 \r_rd0_c
2360 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
2361 wire width 30 input 3 \s_rd0_c
2362 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
2363 wire width 30 output 4 \qlq_rd0_c
2364 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
2365 wire width 30 \q_int
2366 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
2367 wire width 30 \q_int$next
2368 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
2370 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
2372 parameter \A_SIGNED 1'0
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2374 parameter \Y_WIDTH 5'11110
2378 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
2380 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
2382 parameter \A_SIGNED 1'0
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2384 parameter \B_SIGNED 1'0
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2391 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
2393 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
2395 parameter \A_SIGNED 1'0
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2397 parameter \B_SIGNED 1'0
2398 parameter \B_WIDTH 5'11110
2399 parameter \Y_WIDTH 5'11110
2405 assign \q_int$next \q_int
2406 assign \q_int$next $5
2407 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
2410 assign \q_int$next 30'000000000000000000000000000000
2413 update \q_int 30'000000000000000000000000000000
2415 update \q_int \q_int$next
2417 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
2418 wire width 30 \q_rd0_c
2419 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
2421 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
2423 parameter \A_SIGNED 1'0
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2429 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
2431 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
2433 parameter \A_SIGNED 1'0
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2435 parameter \B_SIGNED 1'0
2436 parameter \B_WIDTH 5'11110
2437 parameter \Y_WIDTH 5'11110
2442 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
2444 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
2446 parameter \A_SIGNED 1'0
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2448 parameter \B_SIGNED 1'0
2449 parameter \B_WIDTH 5'11110
2450 parameter \Y_WIDTH 5'11110
2456 assign \q_rd0_c 30'000000000000000000000000000000
2460 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
2461 wire width 30 \qn_rd0_c
2462 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
2464 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
2466 parameter \A_SIGNED 1'0
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2468 parameter \Y_WIDTH 5'11110
2473 assign \qn_rd0_c 30'000000000000000000000000000000
2474 assign \qn_rd0_c $13
2477 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
2479 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
2481 parameter \A_SIGNED 1'0
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2491 assign \qlq_rd0_c 30'000000000000000000000000000000
2492 assign \qlq_rd0_c $15
2496 attribute \generator "nMigen"
2497 attribute \nmigen.hierarchy "top.dm2.src2_c"
2499 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
2500 wire width 1 input 0 \rst
2501 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
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2503 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
2504 wire width 30 input 2 \r_rd1_c
2505 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
2506 wire width 30 input 3 \s_rd1_c
2507 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
2508 wire width 30 output 4 \qlq_rd1_c
2509 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
2510 wire width 30 \q_int
2511 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
2512 wire width 30 \q_int$next
2513 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
2515 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
2517 parameter \A_SIGNED 1'0
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2519 parameter \Y_WIDTH 5'11110
2523 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
2525 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
2527 parameter \A_SIGNED 1'0
2528 parameter \A_WIDTH 5'11110
2529 parameter \B_SIGNED 1'0
2530 parameter \B_WIDTH 5'11110
2531 parameter \Y_WIDTH 5'11110
2536 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
2538 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
2540 parameter \A_SIGNED 1'0
2541 parameter \A_WIDTH 5'11110
2542 parameter \B_SIGNED 1'0
2543 parameter \B_WIDTH 5'11110
2544 parameter \Y_WIDTH 5'11110
2550 assign \q_int$next \q_int
2551 assign \q_int$next $5
2552 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
2555 assign \q_int$next 30'000000000000000000000000000000
2558 update \q_int 30'000000000000000000000000000000
2560 update \q_int \q_int$next
2562 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
2563 wire width 30 \q_rd1_c
2564 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
2566 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
2568 parameter \A_SIGNED 1'0
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2570 parameter \Y_WIDTH 5'11110
2574 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
2576 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
2578 parameter \A_SIGNED 1'0
2579 parameter \A_WIDTH 5'11110
2580 parameter \B_SIGNED 1'0
2581 parameter \B_WIDTH 5'11110
2582 parameter \Y_WIDTH 5'11110
2587 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
2589 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
2591 parameter \A_SIGNED 1'0
2592 parameter \A_WIDTH 5'11110
2593 parameter \B_SIGNED 1'0
2594 parameter \B_WIDTH 5'11110
2595 parameter \Y_WIDTH 5'11110
2601 assign \q_rd1_c 30'000000000000000000000000000000
2605 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
2606 wire width 30 \qn_rd1_c
2607 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
2609 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
2611 parameter \A_SIGNED 1'0
2612 parameter \A_WIDTH 5'11110
2613 parameter \Y_WIDTH 5'11110
2618 assign \qn_rd1_c 30'000000000000000000000000000000
2619 assign \qn_rd1_c $13
2622 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
2624 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
2626 parameter \A_SIGNED 1'0
2627 parameter \A_WIDTH 5'11110
2628 parameter \B_SIGNED 1'0
2629 parameter \B_WIDTH 5'11110
2630 parameter \Y_WIDTH 5'11110
2636 assign \qlq_rd1_c 30'000000000000000000000000000000
2637 assign \qlq_rd1_c $15
2641 attribute \generator "nMigen"
2642 attribute \nmigen.hierarchy "top.dm2.src3_c"
2644 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
2645 wire width 1 input 0 \rst
2646 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
2647 wire width 1 input 1 \clk
2648 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
2649 wire width 30 input 2 \r_rd2_c
2650 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
2651 wire width 30 input 3 \s_rd2_c
2652 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
2653 wire width 30 output 4 \qlq_rd2_c
2654 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
2655 wire width 30 \q_int
2656 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
2657 wire width 30 \q_int$next
2658 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
2660 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
2662 parameter \A_SIGNED 1'0
2663 parameter \A_WIDTH 5'11110
2664 parameter \Y_WIDTH 5'11110
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2670 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
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2685 parameter \A_SIGNED 1'0
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2705 update \q_int \q_int$next
2707 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
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2709 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
2711 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
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2752 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
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2769 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
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2795 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
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2797 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
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2801 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
2802 wire width 30 \q_int$next
2803 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
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2828 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
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2845 assign \q_int$next 30'000000000000000000000000000000
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2850 update \q_int \q_int$next
2852 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
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2854 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
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2912 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
2914 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
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2943 wire width 30 output 4 \qlq_wr1_c
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2973 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
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2995 update \q_int \q_int$next
2997 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
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2999 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
3001 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
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3059 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
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3082 wire width 30 output 1 \wr_wait_o
3083 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
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3085 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
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3089 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
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3103 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
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3107 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
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3115 connect \s_rd0_c \src1_c_s_rd0_c
3116 connect \qlq_rd0_c \src1_c_qlq_rd0_c
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3124 cell \src2_c$7 \src2_c
3127 connect \r_rd1_c \src2_c_r_rd1_c
3128 connect \s_rd1_c \src2_c_s_rd1_c
3129 connect \qlq_rd1_c \src2_c_qlq_rd1_c
3131 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
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3137 cell \src3_c$8 \src3_c
3140 connect \r_rd2_c \src3_c_r_rd2_c
3141 connect \s_rd2_c \src3_c_s_rd2_c
3142 connect \qlq_rd2_c \src3_c_qlq_rd2_c
3144 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
3145 wire width 30 \dst1_c_r_wr0_c
3146 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
3147 wire width 30 \dst1_c_s_wr0_c
3148 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
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3150 cell \dst1_c$9 \dst1_c
3153 connect \r_wr0_c \dst1_c_r_wr0_c
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3155 connect \qlq_wr0_c \dst1_c_qlq_wr0_c
3157 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
3158 wire width 30 \dst2_c_r_wr1_c
3159 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
3160 wire width 30 \dst2_c_s_wr1_c
3161 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
3162 wire width 30 \dst2_c_qlq_wr1_c
3163 cell \dst2_c$10 \dst2_c
3166 connect \r_wr1_c \dst2_c_r_wr1_c
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3168 connect \qlq_wr1_c \dst2_c_qlq_wr1_c
3170 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
3172 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
3174 parameter \A_SIGNED 1'0
3175 parameter \A_WIDTH 5'11110
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3185 assign \dst1_c_r_wr0_c $1
3188 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
3190 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
3192 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
3194 parameter \A_SIGNED 1'0
3195 parameter \A_WIDTH 5'11110
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3200 connect \B \wr_pend_i
3203 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
3205 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
3207 parameter \A_SIGNED 1'1
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3222 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
3224 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
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3232 connect \B \go_die_i
3236 assign \dst2_c_r_wr1_c 30'111111111111111111111111111111
3237 assign \dst2_c_r_wr1_c $8
3240 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
3242 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
3244 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
3246 parameter \A_SIGNED 1'0
3247 parameter \A_WIDTH 5'11110
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3252 connect \B \wr_pend_i
3255 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
3257 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
3259 parameter \A_SIGNED 1'1
3260 parameter \A_WIDTH 5'11110
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3270 assign \dst2_c_s_wr1_c 30'000000000000000000000000000000
3271 assign \dst2_c_s_wr1_c $10 [29:0]
3274 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
3276 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
3278 parameter \A_SIGNED 1'0
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3280 parameter \B_SIGNED 1'0
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3284 connect \B \go_die_i
3288 assign \src1_c_r_rd0_c 30'111111111111111111111111111111
3289 assign \src1_c_r_rd0_c $15
3292 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
3294 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
3296 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
3298 parameter \A_SIGNED 1'0
3299 parameter \A_WIDTH 5'11110
3300 parameter \B_SIGNED 1'0
3301 parameter \B_WIDTH 5'11110
3302 parameter \Y_WIDTH 5'11110
3304 connect \B \rd_pend_i
3307 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
3309 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
3311 parameter \A_SIGNED 1'1
3312 parameter \A_WIDTH 5'11110
3313 parameter \B_SIGNED 1'1
3314 parameter \B_WIDTH 5'11110
3315 parameter \Y_WIDTH 5'11111
3317 connect \B 30'111111111111111111111111111011
3322 assign \src1_c_s_rd0_c 30'000000000000000000000000000000
3323 assign \src1_c_s_rd0_c $17 [29:0]
3326 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
3328 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
3330 parameter \A_SIGNED 1'0
3331 parameter \A_WIDTH 5'11110
3332 parameter \B_SIGNED 1'0
3333 parameter \B_WIDTH 5'11110
3334 parameter \Y_WIDTH 5'11110
3336 connect \B \go_die_i
3340 assign \src2_c_r_rd1_c 30'111111111111111111111111111111
3341 assign \src2_c_r_rd1_c $22
3344 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
3346 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
3348 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
3350 parameter \A_SIGNED 1'0
3351 parameter \A_WIDTH 5'11110
3352 parameter \B_SIGNED 1'0
3353 parameter \B_WIDTH 5'11110
3354 parameter \Y_WIDTH 5'11110
3356 connect \B \rd_pend_i
3359 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
3361 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
3363 parameter \A_SIGNED 1'1
3364 parameter \A_WIDTH 5'11110
3365 parameter \B_SIGNED 1'1
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3367 parameter \Y_WIDTH 5'11111
3369 connect \B 30'111111111111111111111111111011
3374 assign \src2_c_s_rd1_c 30'000000000000000000000000000000
3375 assign \src2_c_s_rd1_c $24 [29:0]
3378 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
3380 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
3382 parameter \A_SIGNED 1'0
3383 parameter \A_WIDTH 5'11110
3384 parameter \B_SIGNED 1'0
3385 parameter \B_WIDTH 5'11110
3386 parameter \Y_WIDTH 5'11110
3388 connect \B \go_die_i
3392 assign \src3_c_r_rd2_c 30'111111111111111111111111111111
3393 assign \src3_c_r_rd2_c $29
3396 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
3398 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
3400 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
3402 parameter \A_SIGNED 1'0
3403 parameter \A_WIDTH 5'11110
3404 parameter \B_SIGNED 1'0
3405 parameter \B_WIDTH 5'11110
3406 parameter \Y_WIDTH 5'11110
3408 connect \B \rd_pend_i
3411 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
3413 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
3415 parameter \A_SIGNED 1'1
3416 parameter \A_WIDTH 5'11110
3417 parameter \B_SIGNED 1'1
3418 parameter \B_WIDTH 5'11110
3419 parameter \Y_WIDTH 5'11111
3421 connect \B 30'111111111111111111111111111011
3426 assign \src3_c_s_rd2_c 30'000000000000000000000000000000
3427 assign \src3_c_s_rd2_c $31 [29:0]
3430 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
3432 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
3434 parameter \A_SIGNED 1'0
3435 parameter \A_WIDTH 5'11110
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3439 connect \A \src1_c_qlq_rd0_c
3440 connect \B \src2_c_qlq_rd1_c
3443 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
3445 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
3447 parameter \A_SIGNED 1'0
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3453 connect \B \src3_c_qlq_rd2_c
3456 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
3458 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
3460 parameter \A_SIGNED 1'0
3461 parameter \A_WIDTH 5'11110
3462 parameter \Y_WIDTH 5'11110
3466 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
3468 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
3470 parameter \A_SIGNED 1'0
3471 parameter \A_WIDTH 5'11110
3472 parameter \B_SIGNED 1'0
3473 parameter \B_WIDTH 5'11110
3474 parameter \Y_WIDTH 5'11110
3480 assign \rd_wait_o 30'000000000000000000000000000000
3481 assign \rd_wait_o $42
3484 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
3486 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
3488 parameter \A_SIGNED 1'0
3489 parameter \A_WIDTH 5'11110
3490 parameter \B_SIGNED 1'0
3491 parameter \B_WIDTH 5'11110
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3493 connect \A \dst1_c_qlq_wr0_c
3494 connect \B \dst2_c_qlq_wr1_c
3497 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
3499 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
3501 parameter \A_SIGNED 1'0
3502 parameter \A_WIDTH 5'11110
3503 parameter \Y_WIDTH 5'11110
3507 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
3509 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
3511 parameter \A_SIGNED 1'0
3512 parameter \A_WIDTH 5'11110
3513 parameter \B_SIGNED 1'0
3514 parameter \B_WIDTH 5'11110
3515 parameter \Y_WIDTH 5'11110
3521 assign \wr_wait_o 30'000000000000000000000000000000
3522 assign \wr_wait_o $48
3526 attribute \generator "nMigen"
3527 attribute \nmigen.hierarchy "top.dm3.src1_c"
3529 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
3530 wire width 1 input 0 \rst
3531 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
3532 wire width 1 input 1 \clk
3533 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
3534 wire width 30 input 2 \r_rd0_c
3535 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
3536 wire width 30 input 3 \s_rd0_c
3537 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
3538 wire width 30 output 4 \qlq_rd0_c
3539 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
3540 wire width 30 \q_int
3541 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
3542 wire width 30 \q_int$next
3543 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
3545 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
3547 parameter \A_SIGNED 1'0
3548 parameter \A_WIDTH 5'11110
3549 parameter \Y_WIDTH 5'11110
3553 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
3555 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
3557 parameter \A_SIGNED 1'0
3558 parameter \A_WIDTH 5'11110
3559 parameter \B_SIGNED 1'0
3560 parameter \B_WIDTH 5'11110
3561 parameter \Y_WIDTH 5'11110
3566 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
3568 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
3570 parameter \A_SIGNED 1'0
3571 parameter \A_WIDTH 5'11110
3572 parameter \B_SIGNED 1'0
3573 parameter \B_WIDTH 5'11110
3574 parameter \Y_WIDTH 5'11110
3580 assign \q_int$next \q_int
3581 assign \q_int$next $5
3582 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
3585 assign \q_int$next 30'000000000000000000000000000000
3588 update \q_int 30'000000000000000000000000000000
3590 update \q_int \q_int$next
3592 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
3593 wire width 30 \q_rd0_c
3594 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
3596 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
3598 parameter \A_SIGNED 1'0
3599 parameter \A_WIDTH 5'11110
3600 parameter \Y_WIDTH 5'11110
3604 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
3606 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
3608 parameter \A_SIGNED 1'0
3609 parameter \A_WIDTH 5'11110
3610 parameter \B_SIGNED 1'0
3611 parameter \B_WIDTH 5'11110
3612 parameter \Y_WIDTH 5'11110
3617 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
3619 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
3621 parameter \A_SIGNED 1'0
3622 parameter \A_WIDTH 5'11110
3623 parameter \B_SIGNED 1'0
3624 parameter \B_WIDTH 5'11110
3625 parameter \Y_WIDTH 5'11110
3631 assign \q_rd0_c 30'000000000000000000000000000000
3635 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
3636 wire width 30 \qn_rd0_c
3637 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
3639 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
3641 parameter \A_SIGNED 1'0
3642 parameter \A_WIDTH 5'11110
3643 parameter \Y_WIDTH 5'11110
3648 assign \qn_rd0_c 30'000000000000000000000000000000
3649 assign \qn_rd0_c $13
3652 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
3654 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
3656 parameter \A_SIGNED 1'0
3657 parameter \A_WIDTH 5'11110
3658 parameter \B_SIGNED 1'0
3659 parameter \B_WIDTH 5'11110
3660 parameter \Y_WIDTH 5'11110
3666 assign \qlq_rd0_c 30'000000000000000000000000000000
3667 assign \qlq_rd0_c $15
3671 attribute \generator "nMigen"
3672 attribute \nmigen.hierarchy "top.dm3.src2_c"
3674 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
3675 wire width 1 input 0 \rst
3676 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
3677 wire width 1 input 1 \clk
3678 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
3679 wire width 30 input 2 \r_rd1_c
3680 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
3681 wire width 30 input 3 \s_rd1_c
3682 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
3683 wire width 30 output 4 \qlq_rd1_c
3684 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
3685 wire width 30 \q_int
3686 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
3687 wire width 30 \q_int$next
3688 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
3690 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
3692 parameter \A_SIGNED 1'0
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3898 parameter \A_SIGNED 1'0
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3944 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
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3992 parameter \A_SIGNED 1'0
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4148 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
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4216 wire width 30 \qn_wr1_c
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4219 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
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4234 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
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4255 wire width 30 output 0 \rd_wait_o
4256 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
4257 wire width 30 output 1 \wr_wait_o
4258 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
4259 wire width 30 input 2 \issue_i
4260 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
4261 wire width 30 input 3 \go_die_i
4262 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
4263 wire width 30 input 4 \gord1_i
4264 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
4265 wire width 30 input 5 \gord2_i
4266 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
4267 wire width 30 input 6 \gord3_i
4268 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
4269 wire width 30 input 7 \gowr1_i
4270 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
4271 wire width 30 input 8 \gowr2_i
4272 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:19"
4273 wire width 30 input 9 \rd_pend_i
4274 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:20"
4275 wire width 30 input 10 \wr_pend_i
4276 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
4277 wire width 1 input 11 \rst
4278 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
4279 wire width 1 input 12 \clk
4280 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
4281 wire width 30 \src1_c_r_rd0_c
4282 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
4283 wire width 30 \src1_c_s_rd0_c
4284 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
4285 wire width 30 \src1_c_qlq_rd0_c
4286 cell \src1_c$11 \src1_c
4289 connect \r_rd0_c \src1_c_r_rd0_c
4290 connect \s_rd0_c \src1_c_s_rd0_c
4291 connect \qlq_rd0_c \src1_c_qlq_rd0_c
4293 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
4294 wire width 30 \src2_c_r_rd1_c
4295 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
4296 wire width 30 \src2_c_s_rd1_c
4297 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
4298 wire width 30 \src2_c_qlq_rd1_c
4299 cell \src2_c$12 \src2_c
4302 connect \r_rd1_c \src2_c_r_rd1_c
4303 connect \s_rd1_c \src2_c_s_rd1_c
4304 connect \qlq_rd1_c \src2_c_qlq_rd1_c
4306 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
4307 wire width 30 \src3_c_r_rd2_c
4308 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
4309 wire width 30 \src3_c_s_rd2_c
4310 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
4311 wire width 30 \src3_c_qlq_rd2_c
4312 cell \src3_c$13 \src3_c
4315 connect \r_rd2_c \src3_c_r_rd2_c
4316 connect \s_rd2_c \src3_c_s_rd2_c
4317 connect \qlq_rd2_c \src3_c_qlq_rd2_c
4319 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
4320 wire width 30 \dst1_c_r_wr0_c
4321 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
4322 wire width 30 \dst1_c_s_wr0_c
4323 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
4324 wire width 30 \dst1_c_qlq_wr0_c
4325 cell \dst1_c$14 \dst1_c
4328 connect \r_wr0_c \dst1_c_r_wr0_c
4329 connect \s_wr0_c \dst1_c_s_wr0_c
4330 connect \qlq_wr0_c \dst1_c_qlq_wr0_c
4332 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
4333 wire width 30 \dst2_c_r_wr1_c
4334 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
4335 wire width 30 \dst2_c_s_wr1_c
4336 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
4337 wire width 30 \dst2_c_qlq_wr1_c
4338 cell \dst2_c$15 \dst2_c
4341 connect \r_wr1_c \dst2_c_r_wr1_c
4342 connect \s_wr1_c \dst2_c_s_wr1_c
4343 connect \qlq_wr1_c \dst2_c_qlq_wr1_c
4345 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
4347 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
4349 parameter \A_SIGNED 1'0
4350 parameter \A_WIDTH 5'11110
4351 parameter \B_SIGNED 1'0
4352 parameter \B_WIDTH 5'11110
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4355 connect \B \go_die_i
4359 assign \dst1_c_r_wr0_c 30'111111111111111111111111111111
4360 assign \dst1_c_r_wr0_c $1
4363 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
4365 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
4367 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
4369 parameter \A_SIGNED 1'0
4370 parameter \A_WIDTH 5'11110
4371 parameter \B_SIGNED 1'0
4372 parameter \B_WIDTH 5'11110
4373 parameter \Y_WIDTH 5'11110
4375 connect \B \wr_pend_i
4378 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
4380 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
4382 parameter \A_SIGNED 1'1
4383 parameter \A_WIDTH 5'11110
4384 parameter \B_SIGNED 1'1
4385 parameter \B_WIDTH 5'11110
4386 parameter \Y_WIDTH 5'11111
4388 connect \B 30'111111111111111111111111110111
4393 assign \dst1_c_s_wr0_c 30'000000000000000000000000000000
4394 assign \dst1_c_s_wr0_c $3 [29:0]
4397 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
4399 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
4401 parameter \A_SIGNED 1'0
4402 parameter \A_WIDTH 5'11110
4403 parameter \B_SIGNED 1'0
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4407 connect \B \go_die_i
4411 assign \dst2_c_r_wr1_c 30'111111111111111111111111111111
4412 assign \dst2_c_r_wr1_c $8
4415 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
4417 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
4419 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
4421 parameter \A_SIGNED 1'0
4422 parameter \A_WIDTH 5'11110
4423 parameter \B_SIGNED 1'0
4424 parameter \B_WIDTH 5'11110
4425 parameter \Y_WIDTH 5'11110
4427 connect \B \wr_pend_i
4430 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
4432 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
4434 parameter \A_SIGNED 1'1
4435 parameter \A_WIDTH 5'11110
4436 parameter \B_SIGNED 1'1
4437 parameter \B_WIDTH 5'11110
4438 parameter \Y_WIDTH 5'11111
4440 connect \B 30'111111111111111111111111110111
4445 assign \dst2_c_s_wr1_c 30'000000000000000000000000000000
4446 assign \dst2_c_s_wr1_c $10 [29:0]
4449 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
4451 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
4453 parameter \A_SIGNED 1'0
4454 parameter \A_WIDTH 5'11110
4455 parameter \B_SIGNED 1'0
4456 parameter \B_WIDTH 5'11110
4457 parameter \Y_WIDTH 5'11110
4459 connect \B \go_die_i
4463 assign \src1_c_r_rd0_c 30'111111111111111111111111111111
4464 assign \src1_c_r_rd0_c $15
4467 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
4469 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
4471 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
4473 parameter \A_SIGNED 1'0
4474 parameter \A_WIDTH 5'11110
4475 parameter \B_SIGNED 1'0
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4477 parameter \Y_WIDTH 5'11110
4479 connect \B \rd_pend_i
4482 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
4484 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
4486 parameter \A_SIGNED 1'1
4487 parameter \A_WIDTH 5'11110
4488 parameter \B_SIGNED 1'1
4489 parameter \B_WIDTH 5'11110
4490 parameter \Y_WIDTH 5'11111
4492 connect \B 30'111111111111111111111111110111
4497 assign \src1_c_s_rd0_c 30'000000000000000000000000000000
4498 assign \src1_c_s_rd0_c $17 [29:0]
4501 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
4503 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
4505 parameter \A_SIGNED 1'0
4506 parameter \A_WIDTH 5'11110
4507 parameter \B_SIGNED 1'0
4508 parameter \B_WIDTH 5'11110
4509 parameter \Y_WIDTH 5'11110
4511 connect \B \go_die_i
4515 assign \src2_c_r_rd1_c 30'111111111111111111111111111111
4516 assign \src2_c_r_rd1_c $22
4519 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
4521 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
4523 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
4525 parameter \A_SIGNED 1'0
4526 parameter \A_WIDTH 5'11110
4527 parameter \B_SIGNED 1'0
4528 parameter \B_WIDTH 5'11110
4529 parameter \Y_WIDTH 5'11110
4531 connect \B \rd_pend_i
4534 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
4536 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
4538 parameter \A_SIGNED 1'1
4539 parameter \A_WIDTH 5'11110
4540 parameter \B_SIGNED 1'1
4541 parameter \B_WIDTH 5'11110
4542 parameter \Y_WIDTH 5'11111
4544 connect \B 30'111111111111111111111111110111
4549 assign \src2_c_s_rd1_c 30'000000000000000000000000000000
4550 assign \src2_c_s_rd1_c $24 [29:0]
4553 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
4555 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
4557 parameter \A_SIGNED 1'0
4558 parameter \A_WIDTH 5'11110
4559 parameter \B_SIGNED 1'0
4560 parameter \B_WIDTH 5'11110
4561 parameter \Y_WIDTH 5'11110
4563 connect \B \go_die_i
4567 assign \src3_c_r_rd2_c 30'111111111111111111111111111111
4568 assign \src3_c_r_rd2_c $29
4571 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
4573 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
4575 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
4577 parameter \A_SIGNED 1'0
4578 parameter \A_WIDTH 5'11110
4579 parameter \B_SIGNED 1'0
4580 parameter \B_WIDTH 5'11110
4581 parameter \Y_WIDTH 5'11110
4583 connect \B \rd_pend_i
4586 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
4588 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
4590 parameter \A_SIGNED 1'1
4591 parameter \A_WIDTH 5'11110
4592 parameter \B_SIGNED 1'1
4593 parameter \B_WIDTH 5'11110
4594 parameter \Y_WIDTH 5'11111
4596 connect \B 30'111111111111111111111111110111
4601 assign \src3_c_s_rd2_c 30'000000000000000000000000000000
4602 assign \src3_c_s_rd2_c $31 [29:0]
4605 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
4607 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
4609 parameter \A_SIGNED 1'0
4610 parameter \A_WIDTH 5'11110
4611 parameter \B_SIGNED 1'0
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4614 connect \A \src1_c_qlq_rd0_c
4615 connect \B \src2_c_qlq_rd1_c
4618 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
4620 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
4622 parameter \A_SIGNED 1'0
4623 parameter \A_WIDTH 5'11110
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4626 parameter \Y_WIDTH 5'11110
4628 connect \B \src3_c_qlq_rd2_c
4631 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
4633 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
4635 parameter \A_SIGNED 1'0
4636 parameter \A_WIDTH 5'11110
4637 parameter \Y_WIDTH 5'11110
4641 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
4643 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
4645 parameter \A_SIGNED 1'0
4646 parameter \A_WIDTH 5'11110
4647 parameter \B_SIGNED 1'0
4648 parameter \B_WIDTH 5'11110
4649 parameter \Y_WIDTH 5'11110
4655 assign \rd_wait_o 30'000000000000000000000000000000
4656 assign \rd_wait_o $42
4659 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
4661 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
4663 parameter \A_SIGNED 1'0
4664 parameter \A_WIDTH 5'11110
4665 parameter \B_SIGNED 1'0
4666 parameter \B_WIDTH 5'11110
4667 parameter \Y_WIDTH 5'11110
4668 connect \A \dst1_c_qlq_wr0_c
4669 connect \B \dst2_c_qlq_wr1_c
4672 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
4674 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
4676 parameter \A_SIGNED 1'0
4677 parameter \A_WIDTH 5'11110
4678 parameter \Y_WIDTH 5'11110
4682 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
4684 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
4686 parameter \A_SIGNED 1'0
4687 parameter \A_WIDTH 5'11110
4688 parameter \B_SIGNED 1'0
4689 parameter \B_WIDTH 5'11110
4690 parameter \Y_WIDTH 5'11110
4696 assign \wr_wait_o 30'000000000000000000000000000000
4697 assign \wr_wait_o $48
4701 attribute \generator "nMigen"
4702 attribute \nmigen.hierarchy "top.dm4.src1_c"
4704 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
4705 wire width 1 input 0 \rst
4706 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
4707 wire width 1 input 1 \clk
4708 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
4709 wire width 30 input 2 \r_rd0_c
4710 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
4711 wire width 30 input 3 \s_rd0_c
4712 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
4713 wire width 30 output 4 \qlq_rd0_c
4714 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
4715 wire width 30 \q_int
4716 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
4717 wire width 30 \q_int$next
4718 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
4720 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
4722 parameter \A_SIGNED 1'0
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5288 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
5289 wire width 30 input 2 \r_wr1_c
5290 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
5291 wire width 30 input 3 \s_wr1_c
5292 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
5293 wire width 30 output 4 \qlq_wr1_c
5294 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
5295 wire width 30 \q_int
5296 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
5297 wire width 30 \q_int$next
5298 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
5300 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
5302 parameter \A_SIGNED 1'0
5303 parameter \A_WIDTH 5'11110
5304 parameter \Y_WIDTH 5'11110
5308 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
5310 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
5312 parameter \A_SIGNED 1'0
5313 parameter \A_WIDTH 5'11110
5314 parameter \B_SIGNED 1'0
5315 parameter \B_WIDTH 5'11110
5316 parameter \Y_WIDTH 5'11110
5321 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
5323 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
5325 parameter \A_SIGNED 1'0
5326 parameter \A_WIDTH 5'11110
5327 parameter \B_SIGNED 1'0
5328 parameter \B_WIDTH 5'11110
5329 parameter \Y_WIDTH 5'11110
5335 assign \q_int$next \q_int
5336 assign \q_int$next $5
5337 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
5340 assign \q_int$next 30'000000000000000000000000000000
5343 update \q_int 30'000000000000000000000000000000
5345 update \q_int \q_int$next
5347 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
5348 wire width 30 \q_wr1_c
5349 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
5351 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
5353 parameter \A_SIGNED 1'0
5354 parameter \A_WIDTH 5'11110
5355 parameter \Y_WIDTH 5'11110
5359 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
5361 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
5363 parameter \A_SIGNED 1'0
5364 parameter \A_WIDTH 5'11110
5365 parameter \B_SIGNED 1'0
5366 parameter \B_WIDTH 5'11110
5367 parameter \Y_WIDTH 5'11110
5372 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
5374 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
5376 parameter \A_SIGNED 1'0
5377 parameter \A_WIDTH 5'11110
5378 parameter \B_SIGNED 1'0
5379 parameter \B_WIDTH 5'11110
5380 parameter \Y_WIDTH 5'11110
5386 assign \q_wr1_c 30'000000000000000000000000000000
5390 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
5391 wire width 30 \qn_wr1_c
5392 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
5394 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
5396 parameter \A_SIGNED 1'0
5397 parameter \A_WIDTH 5'11110
5398 parameter \Y_WIDTH 5'11110
5403 assign \qn_wr1_c 30'000000000000000000000000000000
5404 assign \qn_wr1_c $13
5407 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
5409 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
5411 parameter \A_SIGNED 1'0
5412 parameter \A_WIDTH 5'11110
5413 parameter \B_SIGNED 1'0
5414 parameter \B_WIDTH 5'11110
5415 parameter \Y_WIDTH 5'11110
5421 assign \qlq_wr1_c 30'000000000000000000000000000000
5422 assign \qlq_wr1_c $15
5426 attribute \generator "nMigen"
5427 attribute \nmigen.hierarchy "top.dm4"
5429 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:39"
5430 wire width 30 output 0 \rd_wait_o
5431 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
5432 wire width 30 output 1 \wr_wait_o
5433 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
5434 wire width 30 input 2 \issue_i
5435 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
5436 wire width 30 input 3 \go_die_i
5437 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
5438 wire width 30 input 4 \gord1_i
5439 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
5440 wire width 30 input 5 \gord2_i
5441 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
5442 wire width 30 input 6 \gord3_i
5443 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
5444 wire width 30 input 7 \gowr1_i
5445 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
5446 wire width 30 input 8 \gowr2_i
5447 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:19"
5448 wire width 30 input 9 \rd_pend_i
5449 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:20"
5450 wire width 30 input 10 \wr_pend_i
5451 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
5452 wire width 1 input 11 \rst
5453 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
5454 wire width 1 input 12 \clk
5455 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
5456 wire width 30 \src1_c_r_rd0_c
5457 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
5458 wire width 30 \src1_c_s_rd0_c
5459 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
5460 wire width 30 \src1_c_qlq_rd0_c
5461 cell \src1_c$16 \src1_c
5464 connect \r_rd0_c \src1_c_r_rd0_c
5465 connect \s_rd0_c \src1_c_s_rd0_c
5466 connect \qlq_rd0_c \src1_c_qlq_rd0_c
5468 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
5469 wire width 30 \src2_c_r_rd1_c
5470 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
5471 wire width 30 \src2_c_s_rd1_c
5472 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
5473 wire width 30 \src2_c_qlq_rd1_c
5474 cell \src2_c$17 \src2_c
5477 connect \r_rd1_c \src2_c_r_rd1_c
5478 connect \s_rd1_c \src2_c_s_rd1_c
5479 connect \qlq_rd1_c \src2_c_qlq_rd1_c
5481 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
5482 wire width 30 \src3_c_r_rd2_c
5483 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
5484 wire width 30 \src3_c_s_rd2_c
5485 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
5486 wire width 30 \src3_c_qlq_rd2_c
5487 cell \src3_c$18 \src3_c
5490 connect \r_rd2_c \src3_c_r_rd2_c
5491 connect \s_rd2_c \src3_c_s_rd2_c
5492 connect \qlq_rd2_c \src3_c_qlq_rd2_c
5494 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
5495 wire width 30 \dst1_c_r_wr0_c
5496 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
5497 wire width 30 \dst1_c_s_wr0_c
5498 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
5499 wire width 30 \dst1_c_qlq_wr0_c
5500 cell \dst1_c$19 \dst1_c
5503 connect \r_wr0_c \dst1_c_r_wr0_c
5504 connect \s_wr0_c \dst1_c_s_wr0_c
5505 connect \qlq_wr0_c \dst1_c_qlq_wr0_c
5507 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
5508 wire width 30 \dst2_c_r_wr1_c
5509 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
5510 wire width 30 \dst2_c_s_wr1_c
5511 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
5512 wire width 30 \dst2_c_qlq_wr1_c
5513 cell \dst2_c$20 \dst2_c
5516 connect \r_wr1_c \dst2_c_r_wr1_c
5517 connect \s_wr1_c \dst2_c_s_wr1_c
5518 connect \qlq_wr1_c \dst2_c_qlq_wr1_c
5520 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
5522 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
5524 parameter \A_SIGNED 1'0
5525 parameter \A_WIDTH 5'11110
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5530 connect \B \go_die_i
5534 assign \dst1_c_r_wr0_c 30'111111111111111111111111111111
5535 assign \dst1_c_r_wr0_c $1
5538 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
5540 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
5542 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
5544 parameter \A_SIGNED 1'0
5545 parameter \A_WIDTH 5'11110
5546 parameter \B_SIGNED 1'0
5547 parameter \B_WIDTH 5'11110
5548 parameter \Y_WIDTH 5'11110
5550 connect \B \wr_pend_i
5553 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
5555 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
5557 parameter \A_SIGNED 1'1
5558 parameter \A_WIDTH 5'11110
5559 parameter \B_SIGNED 1'1
5560 parameter \B_WIDTH 5'11110
5561 parameter \Y_WIDTH 5'11111
5563 connect \B 30'111111111111111111111111101111
5568 assign \dst1_c_s_wr0_c 30'000000000000000000000000000000
5569 assign \dst1_c_s_wr0_c $3 [29:0]
5572 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
5574 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
5576 parameter \A_SIGNED 1'0
5577 parameter \A_WIDTH 5'11110
5578 parameter \B_SIGNED 1'0
5579 parameter \B_WIDTH 5'11110
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5582 connect \B \go_die_i
5586 assign \dst2_c_r_wr1_c 30'111111111111111111111111111111
5587 assign \dst2_c_r_wr1_c $8
5590 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
5592 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
5594 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
5596 parameter \A_SIGNED 1'0
5597 parameter \A_WIDTH 5'11110
5598 parameter \B_SIGNED 1'0
5599 parameter \B_WIDTH 5'11110
5600 parameter \Y_WIDTH 5'11110
5602 connect \B \wr_pend_i
5605 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
5607 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
5609 parameter \A_SIGNED 1'1
5610 parameter \A_WIDTH 5'11110
5611 parameter \B_SIGNED 1'1
5612 parameter \B_WIDTH 5'11110
5613 parameter \Y_WIDTH 5'11111
5615 connect \B 30'111111111111111111111111101111
5620 assign \dst2_c_s_wr1_c 30'000000000000000000000000000000
5621 assign \dst2_c_s_wr1_c $10 [29:0]
5624 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
5626 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
5628 parameter \A_SIGNED 1'0
5629 parameter \A_WIDTH 5'11110
5630 parameter \B_SIGNED 1'0
5631 parameter \B_WIDTH 5'11110
5632 parameter \Y_WIDTH 5'11110
5634 connect \B \go_die_i
5638 assign \src1_c_r_rd0_c 30'111111111111111111111111111111
5639 assign \src1_c_r_rd0_c $15
5642 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
5644 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
5646 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
5648 parameter \A_SIGNED 1'0
5649 parameter \A_WIDTH 5'11110
5650 parameter \B_SIGNED 1'0
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5654 connect \B \rd_pend_i
5657 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
5659 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
5661 parameter \A_SIGNED 1'1
5662 parameter \A_WIDTH 5'11110
5663 parameter \B_SIGNED 1'1
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5665 parameter \Y_WIDTH 5'11111
5667 connect \B 30'111111111111111111111111101111
5672 assign \src1_c_s_rd0_c 30'000000000000000000000000000000
5673 assign \src1_c_s_rd0_c $17 [29:0]
5676 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
5678 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
5680 parameter \A_SIGNED 1'0
5681 parameter \A_WIDTH 5'11110
5682 parameter \B_SIGNED 1'0
5683 parameter \B_WIDTH 5'11110
5684 parameter \Y_WIDTH 5'11110
5686 connect \B \go_die_i
5690 assign \src2_c_r_rd1_c 30'111111111111111111111111111111
5691 assign \src2_c_r_rd1_c $22
5694 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
5696 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
5698 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
5700 parameter \A_SIGNED 1'0
5701 parameter \A_WIDTH 5'11110
5702 parameter \B_SIGNED 1'0
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5706 connect \B \rd_pend_i
5709 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
5711 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
5713 parameter \A_SIGNED 1'1
5714 parameter \A_WIDTH 5'11110
5715 parameter \B_SIGNED 1'1
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5717 parameter \Y_WIDTH 5'11111
5719 connect \B 30'111111111111111111111111101111
5724 assign \src2_c_s_rd1_c 30'000000000000000000000000000000
5725 assign \src2_c_s_rd1_c $24 [29:0]
5728 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
5730 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
5732 parameter \A_SIGNED 1'0
5733 parameter \A_WIDTH 5'11110
5734 parameter \B_SIGNED 1'0
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5738 connect \B \go_die_i
5742 assign \src3_c_r_rd2_c 30'111111111111111111111111111111
5743 assign \src3_c_r_rd2_c $29
5746 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
5748 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
5750 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
5752 parameter \A_SIGNED 1'0
5753 parameter \A_WIDTH 5'11110
5754 parameter \B_SIGNED 1'0
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5756 parameter \Y_WIDTH 5'11110
5758 connect \B \rd_pend_i
5761 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
5763 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
5765 parameter \A_SIGNED 1'1
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5808 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
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5818 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
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5836 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
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5844 connect \B \dst2_c_qlq_wr1_c
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5849 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
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5859 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
5861 parameter \A_SIGNED 1'0
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5887 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
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5889 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
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5891 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
5892 wire width 30 \q_int$next
5893 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
5895 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
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5905 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
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5918 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
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5940 update \q_int \q_int$next
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5969 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
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6033 wire width 30 output 4 \qlq_rd1_c
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6037 wire width 30 \q_int$next
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6076 assign \q_int$next $5
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6080 assign \q_int$next 30'000000000000000000000000000000
6083 update \q_int 30'000000000000000000000000000000
6085 update \q_int \q_int$next
6087 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
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6089 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
6091 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
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6130 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
6131 wire width 30 \qn_rd1_c
6132 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
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6144 assign \qn_rd1_c $13
6147 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
6149 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
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6183 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
6185 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
6187 parameter \A_SIGNED 1'0
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6189 parameter \Y_WIDTH 5'11110
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6195 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
6197 parameter \A_SIGNED 1'0
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6208 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
6210 parameter \A_SIGNED 1'0
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6230 update \q_int \q_int$next
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6246 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
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6279 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
6281 parameter \A_SIGNED 1'0
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6294 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
6296 parameter \A_SIGNED 1'0
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6312 attribute \nmigen.hierarchy "top.dm5.dst1_c"
6314 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
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6317 wire width 1 input 1 \clk
6318 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
6319 wire width 30 input 2 \r_wr0_c
6320 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
6321 wire width 30 input 3 \s_wr0_c
6322 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
6323 wire width 30 output 4 \qlq_wr0_c
6324 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
6325 wire width 30 \q_int
6326 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
6327 wire width 30 \q_int$next
6328 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
6330 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
6332 parameter \A_SIGNED 1'0
6333 parameter \A_WIDTH 5'11110
6334 parameter \Y_WIDTH 5'11110
6338 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
6340 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
6342 parameter \A_SIGNED 1'0
6343 parameter \A_WIDTH 5'11110
6344 parameter \B_SIGNED 1'0
6345 parameter \B_WIDTH 5'11110
6346 parameter \Y_WIDTH 5'11110
6351 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
6353 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
6355 parameter \A_SIGNED 1'0
6356 parameter \A_WIDTH 5'11110
6357 parameter \B_SIGNED 1'0
6358 parameter \B_WIDTH 5'11110
6359 parameter \Y_WIDTH 5'11110
6365 assign \q_int$next \q_int
6366 assign \q_int$next $5
6367 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
6370 assign \q_int$next 30'000000000000000000000000000000
6373 update \q_int 30'000000000000000000000000000000
6375 update \q_int \q_int$next
6377 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
6378 wire width 30 \q_wr0_c
6379 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
6381 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
6383 parameter \A_SIGNED 1'0
6384 parameter \A_WIDTH 5'11110
6385 parameter \Y_WIDTH 5'11110
6389 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
6391 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
6393 parameter \A_SIGNED 1'0
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6395 parameter \B_SIGNED 1'0
6396 parameter \B_WIDTH 5'11110
6397 parameter \Y_WIDTH 5'11110
6402 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
6404 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
6406 parameter \A_SIGNED 1'0
6407 parameter \A_WIDTH 5'11110
6408 parameter \B_SIGNED 1'0
6409 parameter \B_WIDTH 5'11110
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6416 assign \q_wr0_c 30'000000000000000000000000000000
6420 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
6421 wire width 30 \qn_wr0_c
6422 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
6424 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
6426 parameter \A_SIGNED 1'0
6427 parameter \A_WIDTH 5'11110
6428 parameter \Y_WIDTH 5'11110
6433 assign \qn_wr0_c 30'000000000000000000000000000000
6434 assign \qn_wr0_c $13
6437 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
6439 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
6441 parameter \A_SIGNED 1'0
6442 parameter \A_WIDTH 5'11110
6443 parameter \B_SIGNED 1'0
6444 parameter \B_WIDTH 5'11110
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6451 assign \qlq_wr0_c 30'000000000000000000000000000000
6452 assign \qlq_wr0_c $15
6456 attribute \generator "nMigen"
6457 attribute \nmigen.hierarchy "top.dm5.dst2_c"
6459 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
6460 wire width 1 input 0 \rst
6461 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
6462 wire width 1 input 1 \clk
6463 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
6464 wire width 30 input 2 \r_wr1_c
6465 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
6466 wire width 30 input 3 \s_wr1_c
6467 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
6468 wire width 30 output 4 \qlq_wr1_c
6469 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
6470 wire width 30 \q_int
6471 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
6472 wire width 30 \q_int$next
6473 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
6475 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
6477 parameter \A_SIGNED 1'0
6478 parameter \A_WIDTH 5'11110
6479 parameter \Y_WIDTH 5'11110
6483 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
6485 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
6487 parameter \A_SIGNED 1'0
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6489 parameter \B_SIGNED 1'0
6490 parameter \B_WIDTH 5'11110
6491 parameter \Y_WIDTH 5'11110
6496 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
6498 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
6500 parameter \A_SIGNED 1'0
6501 parameter \A_WIDTH 5'11110
6502 parameter \B_SIGNED 1'0
6503 parameter \B_WIDTH 5'11110
6504 parameter \Y_WIDTH 5'11110
6510 assign \q_int$next \q_int
6511 assign \q_int$next $5
6512 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
6515 assign \q_int$next 30'000000000000000000000000000000
6518 update \q_int 30'000000000000000000000000000000
6520 update \q_int \q_int$next
6522 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
6523 wire width 30 \q_wr1_c
6524 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
6526 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
6528 parameter \A_SIGNED 1'0
6529 parameter \A_WIDTH 5'11110
6530 parameter \Y_WIDTH 5'11110
6534 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
6536 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
6538 parameter \A_SIGNED 1'0
6539 parameter \A_WIDTH 5'11110
6540 parameter \B_SIGNED 1'0
6541 parameter \B_WIDTH 5'11110
6542 parameter \Y_WIDTH 5'11110
6547 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
6549 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
6551 parameter \A_SIGNED 1'0
6552 parameter \A_WIDTH 5'11110
6553 parameter \B_SIGNED 1'0
6554 parameter \B_WIDTH 5'11110
6555 parameter \Y_WIDTH 5'11110
6561 assign \q_wr1_c 30'000000000000000000000000000000
6565 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
6566 wire width 30 \qn_wr1_c
6567 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
6569 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
6571 parameter \A_SIGNED 1'0
6572 parameter \A_WIDTH 5'11110
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6578 assign \qn_wr1_c 30'000000000000000000000000000000
6579 assign \qn_wr1_c $13
6582 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
6584 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
6586 parameter \A_SIGNED 1'0
6587 parameter \A_WIDTH 5'11110
6588 parameter \B_SIGNED 1'0
6589 parameter \B_WIDTH 5'11110
6590 parameter \Y_WIDTH 5'11110
6596 assign \qlq_wr1_c 30'000000000000000000000000000000
6597 assign \qlq_wr1_c $15
6601 attribute \generator "nMigen"
6602 attribute \nmigen.hierarchy "top.dm5"
6604 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:39"
6605 wire width 30 output 0 \rd_wait_o
6606 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
6607 wire width 30 output 1 \wr_wait_o
6608 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
6609 wire width 30 input 2 \issue_i
6610 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
6611 wire width 30 input 3 \go_die_i
6612 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
6613 wire width 30 input 4 \gord1_i
6614 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
6615 wire width 30 input 5 \gord2_i
6616 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
6617 wire width 30 input 6 \gord3_i
6618 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
6619 wire width 30 input 7 \gowr1_i
6620 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
6621 wire width 30 input 8 \gowr2_i
6622 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:19"
6623 wire width 30 input 9 \rd_pend_i
6624 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:20"
6625 wire width 30 input 10 \wr_pend_i
6626 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
6627 wire width 1 input 11 \rst
6628 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
6629 wire width 1 input 12 \clk
6630 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
6631 wire width 30 \src1_c_r_rd0_c
6632 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
6633 wire width 30 \src1_c_s_rd0_c
6634 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
6635 wire width 30 \src1_c_qlq_rd0_c
6636 cell \src1_c$21 \src1_c
6639 connect \r_rd0_c \src1_c_r_rd0_c
6640 connect \s_rd0_c \src1_c_s_rd0_c
6641 connect \qlq_rd0_c \src1_c_qlq_rd0_c
6643 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
6644 wire width 30 \src2_c_r_rd1_c
6645 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
6646 wire width 30 \src2_c_s_rd1_c
6647 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
6648 wire width 30 \src2_c_qlq_rd1_c
6649 cell \src2_c$22 \src2_c
6652 connect \r_rd1_c \src2_c_r_rd1_c
6653 connect \s_rd1_c \src2_c_s_rd1_c
6654 connect \qlq_rd1_c \src2_c_qlq_rd1_c
6656 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
6657 wire width 30 \src3_c_r_rd2_c
6658 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
6659 wire width 30 \src3_c_s_rd2_c
6660 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
6661 wire width 30 \src3_c_qlq_rd2_c
6662 cell \src3_c$23 \src3_c
6665 connect \r_rd2_c \src3_c_r_rd2_c
6666 connect \s_rd2_c \src3_c_s_rd2_c
6667 connect \qlq_rd2_c \src3_c_qlq_rd2_c
6669 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
6670 wire width 30 \dst1_c_r_wr0_c
6671 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
6672 wire width 30 \dst1_c_s_wr0_c
6673 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
6674 wire width 30 \dst1_c_qlq_wr0_c
6675 cell \dst1_c$24 \dst1_c
6678 connect \r_wr0_c \dst1_c_r_wr0_c
6679 connect \s_wr0_c \dst1_c_s_wr0_c
6680 connect \qlq_wr0_c \dst1_c_qlq_wr0_c
6682 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
6683 wire width 30 \dst2_c_r_wr1_c
6684 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
6685 wire width 30 \dst2_c_s_wr1_c
6686 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
6687 wire width 30 \dst2_c_qlq_wr1_c
6688 cell \dst2_c$25 \dst2_c
6691 connect \r_wr1_c \dst2_c_r_wr1_c
6692 connect \s_wr1_c \dst2_c_s_wr1_c
6693 connect \qlq_wr1_c \dst2_c_qlq_wr1_c
6695 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
6697 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
6699 parameter \A_SIGNED 1'0
6700 parameter \A_WIDTH 5'11110
6701 parameter \B_SIGNED 1'0
6702 parameter \B_WIDTH 5'11110
6703 parameter \Y_WIDTH 5'11110
6705 connect \B \go_die_i
6709 assign \dst1_c_r_wr0_c 30'111111111111111111111111111111
6710 assign \dst1_c_r_wr0_c $1
6713 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
6715 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
6717 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
6719 parameter \A_SIGNED 1'0
6720 parameter \A_WIDTH 5'11110
6721 parameter \B_SIGNED 1'0
6722 parameter \B_WIDTH 5'11110
6723 parameter \Y_WIDTH 5'11110
6725 connect \B \wr_pend_i
6728 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
6730 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
6732 parameter \A_SIGNED 1'1
6733 parameter \A_WIDTH 5'11110
6734 parameter \B_SIGNED 1'1
6735 parameter \B_WIDTH 5'11110
6736 parameter \Y_WIDTH 5'11111
6738 connect \B 30'111111111111111111111111011111
6743 assign \dst1_c_s_wr0_c 30'000000000000000000000000000000
6744 assign \dst1_c_s_wr0_c $3 [29:0]
6747 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
6749 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
6751 parameter \A_SIGNED 1'0
6752 parameter \A_WIDTH 5'11110
6753 parameter \B_SIGNED 1'0
6754 parameter \B_WIDTH 5'11110
6755 parameter \Y_WIDTH 5'11110
6757 connect \B \go_die_i
6761 assign \dst2_c_r_wr1_c 30'111111111111111111111111111111
6762 assign \dst2_c_r_wr1_c $8
6765 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
6767 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
6769 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
6771 parameter \A_SIGNED 1'0
6772 parameter \A_WIDTH 5'11110
6773 parameter \B_SIGNED 1'0
6774 parameter \B_WIDTH 5'11110
6775 parameter \Y_WIDTH 5'11110
6777 connect \B \wr_pend_i
6780 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
6782 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
6784 parameter \A_SIGNED 1'1
6785 parameter \A_WIDTH 5'11110
6786 parameter \B_SIGNED 1'1
6787 parameter \B_WIDTH 5'11110
6788 parameter \Y_WIDTH 5'11111
6790 connect \B 30'111111111111111111111111011111
6795 assign \dst2_c_s_wr1_c 30'000000000000000000000000000000
6796 assign \dst2_c_s_wr1_c $10 [29:0]
6799 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
6801 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
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6923 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
6925 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
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6938 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
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6978 connect \B \src3_c_qlq_rd2_c
6981 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
6983 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
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6991 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
6993 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
6995 parameter \A_SIGNED 1'0
6996 parameter \A_WIDTH 5'11110
6997 parameter \B_SIGNED 1'0
6998 parameter \B_WIDTH 5'11110
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7019 connect \B \dst2_c_qlq_wr1_c
7022 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
7024 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
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7032 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
7034 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
7036 parameter \A_SIGNED 1'0
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7093 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
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7115 update \q_int \q_int$next
7117 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
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7119 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
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7177 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
7179 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
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7207 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
7208 wire width 30 output 4 \qlq_rd1_c
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7211 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
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7250 assign \q_int$next \q_int
7251 assign \q_int$next $5
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7255 assign \q_int$next 30'000000000000000000000000000000
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7260 update \q_int \q_int$next
7262 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
7263 wire width 30 \q_rd1_c
7264 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
7266 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
7268 parameter \A_SIGNED 1'0
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7274 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
7276 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
7278 parameter \A_SIGNED 1'0
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7291 parameter \A_SIGNED 1'0
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7306 wire width 30 \qn_rd1_c
7307 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
7309 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
7311 parameter \A_SIGNED 1'0
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7318 assign \qn_rd1_c 30'000000000000000000000000000000
7319 assign \qn_rd1_c $13
7322 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
7324 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
7326 parameter \A_SIGNED 1'0
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7342 attribute \nmigen.hierarchy "top.dm6.src3_c"
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7349 wire width 30 input 2 \r_rd2_c
7350 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
7351 wire width 30 input 3 \s_rd2_c
7352 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
7353 wire width 30 output 4 \qlq_rd2_c
7354 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
7355 wire width 30 \q_int
7356 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
7357 wire width 30 \q_int$next
7358 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
7360 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
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7370 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
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7383 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
7385 parameter \A_SIGNED 1'0
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7403 update \q_int 30'000000000000000000000000000000
7405 update \q_int \q_int$next
7407 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
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7409 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
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7434 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
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7450 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
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7452 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
7454 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
7456 parameter \A_SIGNED 1'0
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7463 assign \qn_rd2_c 30'000000000000000000000000000000
7464 assign \qn_rd2_c $13
7467 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
7469 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
7471 parameter \A_SIGNED 1'0
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7489 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
7490 wire width 1 input 0 \rst
7491 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
7492 wire width 1 input 1 \clk
7493 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
7494 wire width 30 input 2 \r_wr0_c
7495 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
7496 wire width 30 input 3 \s_wr0_c
7497 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
7498 wire width 30 output 4 \qlq_wr0_c
7499 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
7500 wire width 30 \q_int
7501 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
7502 wire width 30 \q_int$next
7503 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
7505 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
7507 parameter \A_SIGNED 1'0
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7515 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
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7528 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
7530 parameter \A_SIGNED 1'0
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7533 parameter \B_WIDTH 5'11110
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7540 assign \q_int$next \q_int
7541 assign \q_int$next $5
7542 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
7545 assign \q_int$next 30'000000000000000000000000000000
7548 update \q_int 30'000000000000000000000000000000
7550 update \q_int \q_int$next
7552 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
7553 wire width 30 \q_wr0_c
7554 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
7556 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
7558 parameter \A_SIGNED 1'0
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7564 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
7566 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
7568 parameter \A_SIGNED 1'0
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7577 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
7579 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
7581 parameter \A_SIGNED 1'0
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7597 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
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7612 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
7614 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
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7635 wire width 1 input 0 \rst
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7637 wire width 1 input 1 \clk
7638 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
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7642 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
7643 wire width 30 output 4 \qlq_wr1_c
7644 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
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7646 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
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7648 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
7650 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
7652 parameter \A_SIGNED 1'0
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7660 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
7662 parameter \A_SIGNED 1'0
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7673 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
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7686 assign \q_int$next $5
7687 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
7690 assign \q_int$next 30'000000000000000000000000000000
7693 update \q_int 30'000000000000000000000000000000
7695 update \q_int \q_int$next
7697 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
7698 wire width 30 \q_wr1_c
7699 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
7701 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
7703 parameter \A_SIGNED 1'0
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7709 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
7711 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
7713 parameter \A_SIGNED 1'0
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7722 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
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7757 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
7759 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
7761 parameter \A_SIGNED 1'0
7762 parameter \A_WIDTH 5'11110
7763 parameter \B_SIGNED 1'0
7764 parameter \B_WIDTH 5'11110
7765 parameter \Y_WIDTH 5'11110
7771 assign \qlq_wr1_c 30'000000000000000000000000000000
7772 assign \qlq_wr1_c $15
7776 attribute \generator "nMigen"
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7779 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:39"
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7781 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
7782 wire width 30 output 1 \wr_wait_o
7783 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
7784 wire width 30 input 2 \issue_i
7785 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
7786 wire width 30 input 3 \go_die_i
7787 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
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7789 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
7790 wire width 30 input 5 \gord2_i
7791 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
7792 wire width 30 input 6 \gord3_i
7793 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
7794 wire width 30 input 7 \gowr1_i
7795 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
7796 wire width 30 input 8 \gowr2_i
7797 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:19"
7798 wire width 30 input 9 \rd_pend_i
7799 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:20"
7800 wire width 30 input 10 \wr_pend_i
7801 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
7802 wire width 1 input 11 \rst
7803 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
7804 wire width 1 input 12 \clk
7805 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
7806 wire width 30 \src1_c_r_rd0_c
7807 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
7808 wire width 30 \src1_c_s_rd0_c
7809 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
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7811 cell \src1_c$26 \src1_c
7814 connect \r_rd0_c \src1_c_r_rd0_c
7815 connect \s_rd0_c \src1_c_s_rd0_c
7816 connect \qlq_rd0_c \src1_c_qlq_rd0_c
7818 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
7819 wire width 30 \src2_c_r_rd1_c
7820 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
7821 wire width 30 \src2_c_s_rd1_c
7822 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
7823 wire width 30 \src2_c_qlq_rd1_c
7824 cell \src2_c$27 \src2_c
7827 connect \r_rd1_c \src2_c_r_rd1_c
7828 connect \s_rd1_c \src2_c_s_rd1_c
7829 connect \qlq_rd1_c \src2_c_qlq_rd1_c
7831 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
7832 wire width 30 \src3_c_r_rd2_c
7833 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
7834 wire width 30 \src3_c_s_rd2_c
7835 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
7836 wire width 30 \src3_c_qlq_rd2_c
7837 cell \src3_c$28 \src3_c
7840 connect \r_rd2_c \src3_c_r_rd2_c
7841 connect \s_rd2_c \src3_c_s_rd2_c
7842 connect \qlq_rd2_c \src3_c_qlq_rd2_c
7844 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
7845 wire width 30 \dst1_c_r_wr0_c
7846 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
7847 wire width 30 \dst1_c_s_wr0_c
7848 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
7849 wire width 30 \dst1_c_qlq_wr0_c
7850 cell \dst1_c$29 \dst1_c
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7854 connect \s_wr0_c \dst1_c_s_wr0_c
7855 connect \qlq_wr0_c \dst1_c_qlq_wr0_c
7857 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
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7859 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
7860 wire width 30 \dst2_c_s_wr1_c
7861 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
7862 wire width 30 \dst2_c_qlq_wr1_c
7863 cell \dst2_c$30 \dst2_c
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7867 connect \s_wr1_c \dst2_c_s_wr1_c
7868 connect \qlq_wr1_c \dst2_c_qlq_wr1_c
7870 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
7872 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
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7888 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
7890 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
7892 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
7894 parameter \A_SIGNED 1'0
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7903 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
7905 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
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7922 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
7924 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
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7940 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
7942 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
7944 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
7946 parameter \A_SIGNED 1'0
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7955 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
7957 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
7959 parameter \A_SIGNED 1'1
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7971 assign \dst2_c_s_wr1_c $10 [29:0]
7974 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
7976 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
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7992 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
7994 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
7996 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
7998 parameter \A_SIGNED 1'0
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8004 connect \B \rd_pend_i
8007 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
8009 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
8011 parameter \A_SIGNED 1'1
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8026 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
8028 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
8030 parameter \A_SIGNED 1'0
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8041 assign \src2_c_r_rd1_c $22
8044 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
8046 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
8048 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
8050 parameter \A_SIGNED 1'0
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8056 connect \B \rd_pend_i
8059 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
8061 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
8063 parameter \A_SIGNED 1'1
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8069 connect \B 30'111111111111111111111110111111
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8075 assign \src2_c_s_rd1_c $24 [29:0]
8078 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
8080 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
8082 parameter \A_SIGNED 1'0
8083 parameter \A_WIDTH 5'11110
8084 parameter \B_SIGNED 1'0
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8088 connect \B \go_die_i
8092 assign \src3_c_r_rd2_c 30'111111111111111111111111111111
8093 assign \src3_c_r_rd2_c $29
8096 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
8098 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
8100 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
8102 parameter \A_SIGNED 1'0
8103 parameter \A_WIDTH 5'11110
8104 parameter \B_SIGNED 1'0
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8106 parameter \Y_WIDTH 5'11110
8108 connect \B \rd_pend_i
8111 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
8113 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
8115 parameter \A_SIGNED 1'1
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8121 connect \B 30'111111111111111111111110111111
8126 assign \src3_c_s_rd2_c 30'000000000000000000000000000000
8127 assign \src3_c_s_rd2_c $31 [29:0]
8130 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
8132 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
8134 parameter \A_SIGNED 1'0
8135 parameter \A_WIDTH 5'11110
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8139 connect \A \src1_c_qlq_rd0_c
8140 connect \B \src2_c_qlq_rd1_c
8143 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
8145 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
8147 parameter \A_SIGNED 1'0
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8153 connect \B \src3_c_qlq_rd2_c
8156 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
8158 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
8160 parameter \A_SIGNED 1'0
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8162 parameter \Y_WIDTH 5'11110
8166 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
8168 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
8170 parameter \A_SIGNED 1'0
8171 parameter \A_WIDTH 5'11110
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8181 assign \rd_wait_o $42
8184 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
8186 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
8188 parameter \A_SIGNED 1'0
8189 parameter \A_WIDTH 5'11110
8190 parameter \B_SIGNED 1'0
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8193 connect \A \dst1_c_qlq_wr0_c
8194 connect \B \dst2_c_qlq_wr1_c
8197 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
8199 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
8201 parameter \A_SIGNED 1'0
8202 parameter \A_WIDTH 5'11110
8203 parameter \Y_WIDTH 5'11110
8207 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
8209 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
8211 parameter \A_SIGNED 1'0
8212 parameter \A_WIDTH 5'11110
8213 parameter \B_SIGNED 1'0
8214 parameter \B_WIDTH 5'11110
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8221 assign \wr_wait_o 30'000000000000000000000000000000
8222 assign \wr_wait_o $48
8226 attribute \generator "nMigen"
8227 attribute \nmigen.hierarchy "top.dm7.src1_c"
8229 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
8230 wire width 1 input 0 \rst
8231 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
8232 wire width 1 input 1 \clk
8233 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
8234 wire width 30 input 2 \r_rd0_c
8235 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
8236 wire width 30 input 3 \s_rd0_c
8237 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
8238 wire width 30 output 4 \qlq_rd0_c
8239 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
8240 wire width 30 \q_int
8241 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
8242 wire width 30 \q_int$next
8243 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
8245 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
8247 parameter \A_SIGNED 1'0
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8249 parameter \Y_WIDTH 5'11110
8253 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
8255 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
8257 parameter \A_SIGNED 1'0
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8260 parameter \B_WIDTH 5'11110
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8266 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
8268 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
8270 parameter \A_SIGNED 1'0
8271 parameter \A_WIDTH 5'11110
8272 parameter \B_SIGNED 1'0
8273 parameter \B_WIDTH 5'11110
8274 parameter \Y_WIDTH 5'11110
8280 assign \q_int$next \q_int
8281 assign \q_int$next $5
8282 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
8285 assign \q_int$next 30'000000000000000000000000000000
8288 update \q_int 30'000000000000000000000000000000
8290 update \q_int \q_int$next
8292 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
8293 wire width 30 \q_rd0_c
8294 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
8296 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
8298 parameter \A_SIGNED 1'0
8299 parameter \A_WIDTH 5'11110
8300 parameter \Y_WIDTH 5'11110
8304 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
8306 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
8308 parameter \A_SIGNED 1'0
8309 parameter \A_WIDTH 5'11110
8310 parameter \B_SIGNED 1'0
8311 parameter \B_WIDTH 5'11110
8312 parameter \Y_WIDTH 5'11110
8317 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
8319 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
8321 parameter \A_SIGNED 1'0
8322 parameter \A_WIDTH 5'11110
8323 parameter \B_SIGNED 1'0
8324 parameter \B_WIDTH 5'11110
8325 parameter \Y_WIDTH 5'11110
8331 assign \q_rd0_c 30'000000000000000000000000000000
8335 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
8336 wire width 30 \qn_rd0_c
8337 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
8339 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
8341 parameter \A_SIGNED 1'0
8342 parameter \A_WIDTH 5'11110
8343 parameter \Y_WIDTH 5'11110
8348 assign \qn_rd0_c 30'000000000000000000000000000000
8349 assign \qn_rd0_c $13
8352 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
8354 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
8356 parameter \A_SIGNED 1'0
8357 parameter \A_WIDTH 5'11110
8358 parameter \B_SIGNED 1'0
8359 parameter \B_WIDTH 5'11110
8360 parameter \Y_WIDTH 5'11110
8366 assign \qlq_rd0_c 30'000000000000000000000000000000
8367 assign \qlq_rd0_c $15
8371 attribute \generator "nMigen"
8372 attribute \nmigen.hierarchy "top.dm7.src2_c"
8374 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
8375 wire width 1 input 0 \rst
8376 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
8377 wire width 1 input 1 \clk
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8932 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
8934 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
8936 parameter \A_SIGNED 1'0
8937 parameter \A_WIDTH 5'11110
8938 parameter \B_SIGNED 1'0
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8952 attribute \nmigen.hierarchy "top.dm7"
8954 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:39"
8955 wire width 30 output 0 \rd_wait_o
8956 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
8957 wire width 30 output 1 \wr_wait_o
8958 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
8959 wire width 30 input 2 \issue_i
8960 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
8961 wire width 30 input 3 \go_die_i
8962 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
8963 wire width 30 input 4 \gord1_i
8964 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
8965 wire width 30 input 5 \gord2_i
8966 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
8967 wire width 30 input 6 \gord3_i
8968 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
8969 wire width 30 input 7 \gowr1_i
8970 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
8971 wire width 30 input 8 \gowr2_i
8972 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:19"
8973 wire width 30 input 9 \rd_pend_i
8974 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:20"
8975 wire width 30 input 10 \wr_pend_i
8976 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
8977 wire width 1 input 11 \rst
8978 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
8979 wire width 1 input 12 \clk
8980 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
8981 wire width 30 \src1_c_r_rd0_c
8982 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
8983 wire width 30 \src1_c_s_rd0_c
8984 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
8985 wire width 30 \src1_c_qlq_rd0_c
8986 cell \src1_c$31 \src1_c
8989 connect \r_rd0_c \src1_c_r_rd0_c
8990 connect \s_rd0_c \src1_c_s_rd0_c
8991 connect \qlq_rd0_c \src1_c_qlq_rd0_c
8993 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
8994 wire width 30 \src2_c_r_rd1_c
8995 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
8996 wire width 30 \src2_c_s_rd1_c
8997 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
8998 wire width 30 \src2_c_qlq_rd1_c
8999 cell \src2_c$32 \src2_c
9002 connect \r_rd1_c \src2_c_r_rd1_c
9003 connect \s_rd1_c \src2_c_s_rd1_c
9004 connect \qlq_rd1_c \src2_c_qlq_rd1_c
9006 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
9007 wire width 30 \src3_c_r_rd2_c
9008 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
9009 wire width 30 \src3_c_s_rd2_c
9010 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
9011 wire width 30 \src3_c_qlq_rd2_c
9012 cell \src3_c$33 \src3_c
9015 connect \r_rd2_c \src3_c_r_rd2_c
9016 connect \s_rd2_c \src3_c_s_rd2_c
9017 connect \qlq_rd2_c \src3_c_qlq_rd2_c
9019 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
9020 wire width 30 \dst1_c_r_wr0_c
9021 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
9022 wire width 30 \dst1_c_s_wr0_c
9023 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
9024 wire width 30 \dst1_c_qlq_wr0_c
9025 cell \dst1_c$34 \dst1_c
9028 connect \r_wr0_c \dst1_c_r_wr0_c
9029 connect \s_wr0_c \dst1_c_s_wr0_c
9030 connect \qlq_wr0_c \dst1_c_qlq_wr0_c
9032 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
9033 wire width 30 \dst2_c_r_wr1_c
9034 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
9035 wire width 30 \dst2_c_s_wr1_c
9036 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
9037 wire width 30 \dst2_c_qlq_wr1_c
9038 cell \dst2_c$35 \dst2_c
9041 connect \r_wr1_c \dst2_c_r_wr1_c
9042 connect \s_wr1_c \dst2_c_s_wr1_c
9043 connect \qlq_wr1_c \dst2_c_qlq_wr1_c
9045 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
9047 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
9049 parameter \A_SIGNED 1'0
9050 parameter \A_WIDTH 5'11110
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9055 connect \B \go_die_i
9059 assign \dst1_c_r_wr0_c 30'111111111111111111111111111111
9060 assign \dst1_c_r_wr0_c $1
9063 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
9065 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
9067 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
9069 parameter \A_SIGNED 1'0
9070 parameter \A_WIDTH 5'11110
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9073 parameter \Y_WIDTH 5'11110
9075 connect \B \wr_pend_i
9078 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
9080 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
9082 parameter \A_SIGNED 1'1
9083 parameter \A_WIDTH 5'11110
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9088 connect \B 30'111111111111111111111101111111
9093 assign \dst1_c_s_wr0_c 30'000000000000000000000000000000
9094 assign \dst1_c_s_wr0_c $3 [29:0]
9097 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
9099 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
9101 parameter \A_SIGNED 1'0
9102 parameter \A_WIDTH 5'11110
9103 parameter \B_SIGNED 1'0
9104 parameter \B_WIDTH 5'11110
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9107 connect \B \go_die_i
9111 assign \dst2_c_r_wr1_c 30'111111111111111111111111111111
9112 assign \dst2_c_r_wr1_c $8
9115 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
9117 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
9119 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
9121 parameter \A_SIGNED 1'0
9122 parameter \A_WIDTH 5'11110
9123 parameter \B_SIGNED 1'0
9124 parameter \B_WIDTH 5'11110
9125 parameter \Y_WIDTH 5'11110
9127 connect \B \wr_pend_i
9130 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
9132 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
9134 parameter \A_SIGNED 1'1
9135 parameter \A_WIDTH 5'11110
9136 parameter \B_SIGNED 1'1
9137 parameter \B_WIDTH 5'11110
9138 parameter \Y_WIDTH 5'11111
9140 connect \B 30'111111111111111111111101111111
9145 assign \dst2_c_s_wr1_c 30'000000000000000000000000000000
9146 assign \dst2_c_s_wr1_c $10 [29:0]
9149 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
9151 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
9153 parameter \A_SIGNED 1'0
9154 parameter \A_WIDTH 5'11110
9155 parameter \B_SIGNED 1'0
9156 parameter \B_WIDTH 5'11110
9157 parameter \Y_WIDTH 5'11110
9159 connect \B \go_die_i
9163 assign \src1_c_r_rd0_c 30'111111111111111111111111111111
9164 assign \src1_c_r_rd0_c $15
9167 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
9169 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
9171 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
9173 parameter \A_SIGNED 1'0
9174 parameter \A_WIDTH 5'11110
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9179 connect \B \rd_pend_i
9182 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
9184 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
9186 parameter \A_SIGNED 1'1
9187 parameter \A_WIDTH 5'11110
9188 parameter \B_SIGNED 1'1
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9190 parameter \Y_WIDTH 5'11111
9192 connect \B 30'111111111111111111111101111111
9197 assign \src1_c_s_rd0_c 30'000000000000000000000000000000
9198 assign \src1_c_s_rd0_c $17 [29:0]
9201 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
9203 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
9205 parameter \A_SIGNED 1'0
9206 parameter \A_WIDTH 5'11110
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9211 connect \B \go_die_i
9215 assign \src2_c_r_rd1_c 30'111111111111111111111111111111
9216 assign \src2_c_r_rd1_c $22
9219 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
9221 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
9223 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
9225 parameter \A_SIGNED 1'0
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9231 connect \B \rd_pend_i
9234 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
9236 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
9238 parameter \A_SIGNED 1'1
9239 parameter \A_WIDTH 5'11110
9240 parameter \B_SIGNED 1'1
9241 parameter \B_WIDTH 5'11110
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9244 connect \B 30'111111111111111111111101111111
9249 assign \src2_c_s_rd1_c 30'000000000000000000000000000000
9250 assign \src2_c_s_rd1_c $24 [29:0]
9253 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
9255 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
9257 parameter \A_SIGNED 1'0
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9260 parameter \B_WIDTH 5'11110
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9263 connect \B \go_die_i
9267 assign \src3_c_r_rd2_c 30'111111111111111111111111111111
9268 assign \src3_c_r_rd2_c $29
9271 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
9273 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
9275 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
9277 parameter \A_SIGNED 1'0
9278 parameter \A_WIDTH 5'11110
9279 parameter \B_SIGNED 1'0
9280 parameter \B_WIDTH 5'11110
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9283 connect \B \rd_pend_i
9286 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
9288 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
9290 parameter \A_SIGNED 1'1
9291 parameter \A_WIDTH 5'11110
9292 parameter \B_SIGNED 1'1
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9296 connect \B 30'111111111111111111111101111111
9301 assign \src3_c_s_rd2_c 30'000000000000000000000000000000
9302 assign \src3_c_s_rd2_c $31 [29:0]
9305 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
9307 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
9309 parameter \A_SIGNED 1'0
9310 parameter \A_WIDTH 5'11110
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9315 connect \B \src2_c_qlq_rd1_c
9318 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
9320 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
9322 parameter \A_SIGNED 1'0
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9328 connect \B \src3_c_qlq_rd2_c
9331 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
9333 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
9335 parameter \A_SIGNED 1'0
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9337 parameter \Y_WIDTH 5'11110
9341 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
9343 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
9345 parameter \A_SIGNED 1'0
9346 parameter \A_WIDTH 5'11110
9347 parameter \B_SIGNED 1'0
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9355 assign \rd_wait_o 30'000000000000000000000000000000
9356 assign \rd_wait_o $42
9359 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
9361 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
9363 parameter \A_SIGNED 1'0
9364 parameter \A_WIDTH 5'11110
9365 parameter \B_SIGNED 1'0
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9372 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
9374 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
9376 parameter \A_SIGNED 1'0
9377 parameter \A_WIDTH 5'11110
9378 parameter \Y_WIDTH 5'11110
9382 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
9384 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
9386 parameter \A_SIGNED 1'0
9387 parameter \A_WIDTH 5'11110
9388 parameter \B_SIGNED 1'0
9389 parameter \B_WIDTH 5'11110
9390 parameter \Y_WIDTH 5'11110
9396 assign \wr_wait_o 30'000000000000000000000000000000
9397 assign \wr_wait_o $48
9401 attribute \generator "nMigen"
9402 attribute \nmigen.hierarchy "top.dm8.src1_c"
9404 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
9405 wire width 1 input 0 \rst
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9958 assign \qn_wr0_c 30'000000000000000000000000000000
9959 assign \qn_wr0_c $13
9962 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
9964 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
9966 parameter \A_SIGNED 1'0
9967 parameter \A_WIDTH 5'11110
9968 parameter \B_SIGNED 1'0
9969 parameter \B_WIDTH 5'11110
9970 parameter \Y_WIDTH 5'11110
9976 assign \qlq_wr0_c 30'000000000000000000000000000000
9977 assign \qlq_wr0_c $15
9981 attribute \generator "nMigen"
9982 attribute \nmigen.hierarchy "top.dm8.dst2_c"
9984 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
9985 wire width 1 input 0 \rst
9986 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
9987 wire width 1 input 1 \clk
9988 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
9989 wire width 30 input 2 \r_wr1_c
9990 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
9991 wire width 30 input 3 \s_wr1_c
9992 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
9993 wire width 30 output 4 \qlq_wr1_c
9994 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
9995 wire width 30 \q_int
9996 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
9997 wire width 30 \q_int$next
9998 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
10000 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
10002 parameter \A_SIGNED 1'0
10003 parameter \A_WIDTH 5'11110
10004 parameter \Y_WIDTH 5'11110
10005 connect \A \r_wr1_c
10008 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
10010 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
10012 parameter \A_SIGNED 1'0
10013 parameter \A_WIDTH 5'11110
10014 parameter \B_SIGNED 1'0
10015 parameter \B_WIDTH 5'11110
10016 parameter \Y_WIDTH 5'11110
10021 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
10023 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
10025 parameter \A_SIGNED 1'0
10026 parameter \A_WIDTH 5'11110
10027 parameter \B_SIGNED 1'0
10028 parameter \B_WIDTH 5'11110
10029 parameter \Y_WIDTH 5'11110
10031 connect \B \s_wr1_c
10035 assign \q_int$next \q_int
10036 assign \q_int$next $5
10037 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
10040 assign \q_int$next 30'000000000000000000000000000000
10043 update \q_int 30'000000000000000000000000000000
10045 update \q_int \q_int$next
10047 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
10048 wire width 30 \q_wr1_c
10049 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
10051 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
10053 parameter \A_SIGNED 1'0
10054 parameter \A_WIDTH 5'11110
10055 parameter \Y_WIDTH 5'11110
10056 connect \A \r_wr1_c
10059 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
10061 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
10063 parameter \A_SIGNED 1'0
10064 parameter \A_WIDTH 5'11110
10065 parameter \B_SIGNED 1'0
10066 parameter \B_WIDTH 5'11110
10067 parameter \Y_WIDTH 5'11110
10072 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
10074 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
10076 parameter \A_SIGNED 1'0
10077 parameter \A_WIDTH 5'11110
10078 parameter \B_SIGNED 1'0
10079 parameter \B_WIDTH 5'11110
10080 parameter \Y_WIDTH 5'11110
10082 connect \B \s_wr1_c
10086 assign \q_wr1_c 30'000000000000000000000000000000
10087 assign \q_wr1_c $11
10090 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
10091 wire width 30 \qn_wr1_c
10092 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
10094 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
10096 parameter \A_SIGNED 1'0
10097 parameter \A_WIDTH 5'11110
10098 parameter \Y_WIDTH 5'11110
10099 connect \A \q_wr1_c
10103 assign \qn_wr1_c 30'000000000000000000000000000000
10104 assign \qn_wr1_c $13
10107 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
10109 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
10111 parameter \A_SIGNED 1'0
10112 parameter \A_WIDTH 5'11110
10113 parameter \B_SIGNED 1'0
10114 parameter \B_WIDTH 5'11110
10115 parameter \Y_WIDTH 5'11110
10116 connect \A \q_wr1_c
10121 assign \qlq_wr1_c 30'000000000000000000000000000000
10122 assign \qlq_wr1_c $15
10126 attribute \generator "nMigen"
10127 attribute \nmigen.hierarchy "top.dm8"
10129 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:39"
10130 wire width 30 output 0 \rd_wait_o
10131 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
10132 wire width 30 output 1 \wr_wait_o
10133 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
10134 wire width 30 input 2 \issue_i
10135 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
10136 wire width 30 input 3 \go_die_i
10137 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
10138 wire width 30 input 4 \gord1_i
10139 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
10140 wire width 30 input 5 \gord2_i
10141 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
10142 wire width 30 input 6 \gord3_i
10143 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
10144 wire width 30 input 7 \gowr1_i
10145 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
10146 wire width 30 input 8 \gowr2_i
10147 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:19"
10148 wire width 30 input 9 \rd_pend_i
10149 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:20"
10150 wire width 30 input 10 \wr_pend_i
10151 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
10152 wire width 1 input 11 \rst
10153 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
10154 wire width 1 input 12 \clk
10155 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
10156 wire width 30 \src1_c_r_rd0_c
10157 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
10158 wire width 30 \src1_c_s_rd0_c
10159 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
10160 wire width 30 \src1_c_qlq_rd0_c
10161 cell \src1_c$36 \src1_c
10164 connect \r_rd0_c \src1_c_r_rd0_c
10165 connect \s_rd0_c \src1_c_s_rd0_c
10166 connect \qlq_rd0_c \src1_c_qlq_rd0_c
10168 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
10169 wire width 30 \src2_c_r_rd1_c
10170 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
10171 wire width 30 \src2_c_s_rd1_c
10172 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
10173 wire width 30 \src2_c_qlq_rd1_c
10174 cell \src2_c$37 \src2_c
10177 connect \r_rd1_c \src2_c_r_rd1_c
10178 connect \s_rd1_c \src2_c_s_rd1_c
10179 connect \qlq_rd1_c \src2_c_qlq_rd1_c
10181 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
10182 wire width 30 \src3_c_r_rd2_c
10183 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
10184 wire width 30 \src3_c_s_rd2_c
10185 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
10186 wire width 30 \src3_c_qlq_rd2_c
10187 cell \src3_c$38 \src3_c
10190 connect \r_rd2_c \src3_c_r_rd2_c
10191 connect \s_rd2_c \src3_c_s_rd2_c
10192 connect \qlq_rd2_c \src3_c_qlq_rd2_c
10194 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
10195 wire width 30 \dst1_c_r_wr0_c
10196 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
10197 wire width 30 \dst1_c_s_wr0_c
10198 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
10199 wire width 30 \dst1_c_qlq_wr0_c
10200 cell \dst1_c$39 \dst1_c
10203 connect \r_wr0_c \dst1_c_r_wr0_c
10204 connect \s_wr0_c \dst1_c_s_wr0_c
10205 connect \qlq_wr0_c \dst1_c_qlq_wr0_c
10207 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
10208 wire width 30 \dst2_c_r_wr1_c
10209 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
10210 wire width 30 \dst2_c_s_wr1_c
10211 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
10212 wire width 30 \dst2_c_qlq_wr1_c
10213 cell \dst2_c$40 \dst2_c
10216 connect \r_wr1_c \dst2_c_r_wr1_c
10217 connect \s_wr1_c \dst2_c_s_wr1_c
10218 connect \qlq_wr1_c \dst2_c_qlq_wr1_c
10220 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
10222 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
10224 parameter \A_SIGNED 1'0
10225 parameter \A_WIDTH 5'11110
10226 parameter \B_SIGNED 1'0
10227 parameter \B_WIDTH 5'11110
10228 parameter \Y_WIDTH 5'11110
10229 connect \A \gowr1_i
10230 connect \B \go_die_i
10234 assign \dst1_c_r_wr0_c 30'111111111111111111111111111111
10235 assign \dst1_c_r_wr0_c $1
10238 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
10240 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
10242 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
10244 parameter \A_SIGNED 1'0
10245 parameter \A_WIDTH 5'11110
10246 parameter \B_SIGNED 1'0
10247 parameter \B_WIDTH 5'11110
10248 parameter \Y_WIDTH 5'11110
10249 connect \A \issue_i
10250 connect \B \wr_pend_i
10253 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
10255 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
10257 parameter \A_SIGNED 1'1
10258 parameter \A_WIDTH 5'11110
10259 parameter \B_SIGNED 1'1
10260 parameter \B_WIDTH 5'11110
10261 parameter \Y_WIDTH 5'11111
10263 connect \B 30'111111111111111111111011111111
10268 assign \dst1_c_s_wr0_c 30'000000000000000000000000000000
10269 assign \dst1_c_s_wr0_c $3 [29:0]
10272 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
10274 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
10276 parameter \A_SIGNED 1'0
10277 parameter \A_WIDTH 5'11110
10278 parameter \B_SIGNED 1'0
10279 parameter \B_WIDTH 5'11110
10280 parameter \Y_WIDTH 5'11110
10281 connect \A \gowr2_i
10282 connect \B \go_die_i
10286 assign \dst2_c_r_wr1_c 30'111111111111111111111111111111
10287 assign \dst2_c_r_wr1_c $8
10290 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
10292 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
10294 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
10296 parameter \A_SIGNED 1'0
10297 parameter \A_WIDTH 5'11110
10298 parameter \B_SIGNED 1'0
10299 parameter \B_WIDTH 5'11110
10300 parameter \Y_WIDTH 5'11110
10301 connect \A \issue_i
10302 connect \B \wr_pend_i
10305 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
10307 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
10309 parameter \A_SIGNED 1'1
10310 parameter \A_WIDTH 5'11110
10311 parameter \B_SIGNED 1'1
10312 parameter \B_WIDTH 5'11110
10313 parameter \Y_WIDTH 5'11111
10315 connect \B 30'111111111111111111111011111111
10320 assign \dst2_c_s_wr1_c 30'000000000000000000000000000000
10321 assign \dst2_c_s_wr1_c $10 [29:0]
10324 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
10326 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
10328 parameter \A_SIGNED 1'0
10329 parameter \A_WIDTH 5'11110
10330 parameter \B_SIGNED 1'0
10331 parameter \B_WIDTH 5'11110
10332 parameter \Y_WIDTH 5'11110
10333 connect \A \gord1_i
10334 connect \B \go_die_i
10338 assign \src1_c_r_rd0_c 30'111111111111111111111111111111
10339 assign \src1_c_r_rd0_c $15
10342 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
10344 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
10346 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
10348 parameter \A_SIGNED 1'0
10349 parameter \A_WIDTH 5'11110
10350 parameter \B_SIGNED 1'0
10351 parameter \B_WIDTH 5'11110
10352 parameter \Y_WIDTH 5'11110
10353 connect \A \issue_i
10354 connect \B \rd_pend_i
10357 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
10359 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
10361 parameter \A_SIGNED 1'1
10362 parameter \A_WIDTH 5'11110
10363 parameter \B_SIGNED 1'1
10364 parameter \B_WIDTH 5'11110
10365 parameter \Y_WIDTH 5'11111
10367 connect \B 30'111111111111111111111011111111
10372 assign \src1_c_s_rd0_c 30'000000000000000000000000000000
10373 assign \src1_c_s_rd0_c $17 [29:0]
10376 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
10378 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
10380 parameter \A_SIGNED 1'0
10381 parameter \A_WIDTH 5'11110
10382 parameter \B_SIGNED 1'0
10383 parameter \B_WIDTH 5'11110
10384 parameter \Y_WIDTH 5'11110
10385 connect \A \gord2_i
10386 connect \B \go_die_i
10390 assign \src2_c_r_rd1_c 30'111111111111111111111111111111
10391 assign \src2_c_r_rd1_c $22
10394 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
10396 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
10398 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
10400 parameter \A_SIGNED 1'0
10401 parameter \A_WIDTH 5'11110
10402 parameter \B_SIGNED 1'0
10403 parameter \B_WIDTH 5'11110
10404 parameter \Y_WIDTH 5'11110
10405 connect \A \issue_i
10406 connect \B \rd_pend_i
10409 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
10411 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
10413 parameter \A_SIGNED 1'1
10414 parameter \A_WIDTH 5'11110
10415 parameter \B_SIGNED 1'1
10416 parameter \B_WIDTH 5'11110
10417 parameter \Y_WIDTH 5'11111
10419 connect \B 30'111111111111111111111011111111
10424 assign \src2_c_s_rd1_c 30'000000000000000000000000000000
10425 assign \src2_c_s_rd1_c $24 [29:0]
10428 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
10430 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
10432 parameter \A_SIGNED 1'0
10433 parameter \A_WIDTH 5'11110
10434 parameter \B_SIGNED 1'0
10435 parameter \B_WIDTH 5'11110
10436 parameter \Y_WIDTH 5'11110
10437 connect \A \gord3_i
10438 connect \B \go_die_i
10442 assign \src3_c_r_rd2_c 30'111111111111111111111111111111
10443 assign \src3_c_r_rd2_c $29
10446 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
10448 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
10450 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
10452 parameter \A_SIGNED 1'0
10453 parameter \A_WIDTH 5'11110
10454 parameter \B_SIGNED 1'0
10455 parameter \B_WIDTH 5'11110
10456 parameter \Y_WIDTH 5'11110
10457 connect \A \issue_i
10458 connect \B \rd_pend_i
10461 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
10463 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
10465 parameter \A_SIGNED 1'1
10466 parameter \A_WIDTH 5'11110
10467 parameter \B_SIGNED 1'1
10468 parameter \B_WIDTH 5'11110
10469 parameter \Y_WIDTH 5'11111
10471 connect \B 30'111111111111111111111011111111
10476 assign \src3_c_s_rd2_c 30'000000000000000000000000000000
10477 assign \src3_c_s_rd2_c $31 [29:0]
10480 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
10482 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
10484 parameter \A_SIGNED 1'0
10485 parameter \A_WIDTH 5'11110
10486 parameter \B_SIGNED 1'0
10487 parameter \B_WIDTH 5'11110
10488 parameter \Y_WIDTH 5'11110
10489 connect \A \src1_c_qlq_rd0_c
10490 connect \B \src2_c_qlq_rd1_c
10493 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
10495 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
10497 parameter \A_SIGNED 1'0
10498 parameter \A_WIDTH 5'11110
10499 parameter \B_SIGNED 1'0
10500 parameter \B_WIDTH 5'11110
10501 parameter \Y_WIDTH 5'11110
10503 connect \B \src3_c_qlq_rd2_c
10506 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
10508 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
10510 parameter \A_SIGNED 1'0
10511 parameter \A_WIDTH 5'11110
10512 parameter \Y_WIDTH 5'11110
10513 connect \A \issue_i
10516 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
10518 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
10520 parameter \A_SIGNED 1'0
10521 parameter \A_WIDTH 5'11110
10522 parameter \B_SIGNED 1'0
10523 parameter \B_WIDTH 5'11110
10524 parameter \Y_WIDTH 5'11110
10530 assign \rd_wait_o 30'000000000000000000000000000000
10531 assign \rd_wait_o $42
10534 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
10536 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
10538 parameter \A_SIGNED 1'0
10539 parameter \A_WIDTH 5'11110
10540 parameter \B_SIGNED 1'0
10541 parameter \B_WIDTH 5'11110
10542 parameter \Y_WIDTH 5'11110
10543 connect \A \dst1_c_qlq_wr0_c
10544 connect \B \dst2_c_qlq_wr1_c
10547 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
10549 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
10551 parameter \A_SIGNED 1'0
10552 parameter \A_WIDTH 5'11110
10553 parameter \Y_WIDTH 5'11110
10554 connect \A \issue_i
10557 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
10559 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
10561 parameter \A_SIGNED 1'0
10562 parameter \A_WIDTH 5'11110
10563 parameter \B_SIGNED 1'0
10564 parameter \B_WIDTH 5'11110
10565 parameter \Y_WIDTH 5'11110
10571 assign \wr_wait_o 30'000000000000000000000000000000
10572 assign \wr_wait_o $48
10576 attribute \generator "nMigen"
10577 attribute \nmigen.hierarchy "top.dm9.src1_c"
10579 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
10580 wire width 1 input 0 \rst
10581 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
10582 wire width 1 input 1 \clk
10583 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
10584 wire width 30 input 2 \r_rd0_c
10585 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
10586 wire width 30 input 3 \s_rd0_c
10587 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
10588 wire width 30 output 4 \qlq_rd0_c
10589 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
10590 wire width 30 \q_int
10591 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
10592 wire width 30 \q_int$next
10593 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
10595 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
10597 parameter \A_SIGNED 1'0
10598 parameter \A_WIDTH 5'11110
10599 parameter \Y_WIDTH 5'11110
10600 connect \A \r_rd0_c
10603 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
10605 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
10607 parameter \A_SIGNED 1'0
10608 parameter \A_WIDTH 5'11110
10609 parameter \B_SIGNED 1'0
10610 parameter \B_WIDTH 5'11110
10611 parameter \Y_WIDTH 5'11110
10616 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
10618 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
10620 parameter \A_SIGNED 1'0
10621 parameter \A_WIDTH 5'11110
10622 parameter \B_SIGNED 1'0
10623 parameter \B_WIDTH 5'11110
10624 parameter \Y_WIDTH 5'11110
10626 connect \B \s_rd0_c
10630 assign \q_int$next \q_int
10631 assign \q_int$next $5
10632 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
10635 assign \q_int$next 30'000000000000000000000000000000
10638 update \q_int 30'000000000000000000000000000000
10640 update \q_int \q_int$next
10642 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
10643 wire width 30 \q_rd0_c
10644 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
10646 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
10648 parameter \A_SIGNED 1'0
10649 parameter \A_WIDTH 5'11110
10650 parameter \Y_WIDTH 5'11110
10651 connect \A \r_rd0_c
10654 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
10656 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
10658 parameter \A_SIGNED 1'0
10659 parameter \A_WIDTH 5'11110
10660 parameter \B_SIGNED 1'0
10661 parameter \B_WIDTH 5'11110
10662 parameter \Y_WIDTH 5'11110
10667 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
10669 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
10671 parameter \A_SIGNED 1'0
10672 parameter \A_WIDTH 5'11110
10673 parameter \B_SIGNED 1'0
10674 parameter \B_WIDTH 5'11110
10675 parameter \Y_WIDTH 5'11110
10677 connect \B \s_rd0_c
10681 assign \q_rd0_c 30'000000000000000000000000000000
10682 assign \q_rd0_c $11
10685 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
10686 wire width 30 \qn_rd0_c
10687 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
10689 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
10691 parameter \A_SIGNED 1'0
10692 parameter \A_WIDTH 5'11110
10693 parameter \Y_WIDTH 5'11110
10694 connect \A \q_rd0_c
10698 assign \qn_rd0_c 30'000000000000000000000000000000
10699 assign \qn_rd0_c $13
10702 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
10704 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
10706 parameter \A_SIGNED 1'0
10707 parameter \A_WIDTH 5'11110
10708 parameter \B_SIGNED 1'0
10709 parameter \B_WIDTH 5'11110
10710 parameter \Y_WIDTH 5'11110
10711 connect \A \q_rd0_c
10716 assign \qlq_rd0_c 30'000000000000000000000000000000
10717 assign \qlq_rd0_c $15
10721 attribute \generator "nMigen"
10722 attribute \nmigen.hierarchy "top.dm9.src2_c"
10724 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
10725 wire width 1 input 0 \rst
10726 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
10727 wire width 1 input 1 \clk
10728 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
10729 wire width 30 input 2 \r_rd1_c
10730 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
10731 wire width 30 input 3 \s_rd1_c
10732 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
10733 wire width 30 output 4 \qlq_rd1_c
10734 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
10735 wire width 30 \q_int
10736 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
10737 wire width 30 \q_int$next
10738 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
10740 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
10742 parameter \A_SIGNED 1'0
10743 parameter \A_WIDTH 5'11110
10744 parameter \Y_WIDTH 5'11110
10745 connect \A \r_rd1_c
10748 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
10750 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
10752 parameter \A_SIGNED 1'0
10753 parameter \A_WIDTH 5'11110
10754 parameter \B_SIGNED 1'0
10755 parameter \B_WIDTH 5'11110
10756 parameter \Y_WIDTH 5'11110
10761 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
10763 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
10765 parameter \A_SIGNED 1'0
10766 parameter \A_WIDTH 5'11110
10767 parameter \B_SIGNED 1'0
10768 parameter \B_WIDTH 5'11110
10769 parameter \Y_WIDTH 5'11110
10771 connect \B \s_rd1_c
10775 assign \q_int$next \q_int
10776 assign \q_int$next $5
10777 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
10780 assign \q_int$next 30'000000000000000000000000000000
10783 update \q_int 30'000000000000000000000000000000
10785 update \q_int \q_int$next
10787 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
10788 wire width 30 \q_rd1_c
10789 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
10791 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
10793 parameter \A_SIGNED 1'0
10794 parameter \A_WIDTH 5'11110
10795 parameter \Y_WIDTH 5'11110
10796 connect \A \r_rd1_c
10799 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
10801 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
10803 parameter \A_SIGNED 1'0
10804 parameter \A_WIDTH 5'11110
10805 parameter \B_SIGNED 1'0
10806 parameter \B_WIDTH 5'11110
10807 parameter \Y_WIDTH 5'11110
10812 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
10814 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
10816 parameter \A_SIGNED 1'0
10817 parameter \A_WIDTH 5'11110
10818 parameter \B_SIGNED 1'0
10819 parameter \B_WIDTH 5'11110
10820 parameter \Y_WIDTH 5'11110
10822 connect \B \s_rd1_c
10826 assign \q_rd1_c 30'000000000000000000000000000000
10827 assign \q_rd1_c $11
10830 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
10831 wire width 30 \qn_rd1_c
10832 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
10834 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
10836 parameter \A_SIGNED 1'0
10837 parameter \A_WIDTH 5'11110
10838 parameter \Y_WIDTH 5'11110
10839 connect \A \q_rd1_c
10843 assign \qn_rd1_c 30'000000000000000000000000000000
10844 assign \qn_rd1_c $13
10847 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
10849 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
10851 parameter \A_SIGNED 1'0
10852 parameter \A_WIDTH 5'11110
10853 parameter \B_SIGNED 1'0
10854 parameter \B_WIDTH 5'11110
10855 parameter \Y_WIDTH 5'11110
10856 connect \A \q_rd1_c
10861 assign \qlq_rd1_c 30'000000000000000000000000000000
10862 assign \qlq_rd1_c $15
10866 attribute \generator "nMigen"
10867 attribute \nmigen.hierarchy "top.dm9.src3_c"
10869 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
10870 wire width 1 input 0 \rst
10871 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
10872 wire width 1 input 1 \clk
10873 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
10874 wire width 30 input 2 \r_rd2_c
10875 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
10876 wire width 30 input 3 \s_rd2_c
10877 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
10878 wire width 30 output 4 \qlq_rd2_c
10879 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
10880 wire width 30 \q_int
10881 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
10882 wire width 30 \q_int$next
10883 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
10885 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
10887 parameter \A_SIGNED 1'0
10888 parameter \A_WIDTH 5'11110
10889 parameter \Y_WIDTH 5'11110
10890 connect \A \r_rd2_c
10893 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
10895 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
10897 parameter \A_SIGNED 1'0
10898 parameter \A_WIDTH 5'11110
10899 parameter \B_SIGNED 1'0
10900 parameter \B_WIDTH 5'11110
10901 parameter \Y_WIDTH 5'11110
10906 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
10908 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
10910 parameter \A_SIGNED 1'0
10911 parameter \A_WIDTH 5'11110
10912 parameter \B_SIGNED 1'0
10913 parameter \B_WIDTH 5'11110
10914 parameter \Y_WIDTH 5'11110
10916 connect \B \s_rd2_c
10920 assign \q_int$next \q_int
10921 assign \q_int$next $5
10922 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
10925 assign \q_int$next 30'000000000000000000000000000000
10928 update \q_int 30'000000000000000000000000000000
10930 update \q_int \q_int$next
10932 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
10933 wire width 30 \q_rd2_c
10934 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
10936 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
10938 parameter \A_SIGNED 1'0
10939 parameter \A_WIDTH 5'11110
10940 parameter \Y_WIDTH 5'11110
10941 connect \A \r_rd2_c
10944 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
10946 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
10948 parameter \A_SIGNED 1'0
10949 parameter \A_WIDTH 5'11110
10950 parameter \B_SIGNED 1'0
10951 parameter \B_WIDTH 5'11110
10952 parameter \Y_WIDTH 5'11110
10957 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
10959 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
10961 parameter \A_SIGNED 1'0
10962 parameter \A_WIDTH 5'11110
10963 parameter \B_SIGNED 1'0
10964 parameter \B_WIDTH 5'11110
10965 parameter \Y_WIDTH 5'11110
10967 connect \B \s_rd2_c
10971 assign \q_rd2_c 30'000000000000000000000000000000
10972 assign \q_rd2_c $11
10975 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
10976 wire width 30 \qn_rd2_c
10977 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
10979 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
10981 parameter \A_SIGNED 1'0
10982 parameter \A_WIDTH 5'11110
10983 parameter \Y_WIDTH 5'11110
10984 connect \A \q_rd2_c
10988 assign \qn_rd2_c 30'000000000000000000000000000000
10989 assign \qn_rd2_c $13
10992 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
10994 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
10996 parameter \A_SIGNED 1'0
10997 parameter \A_WIDTH 5'11110
10998 parameter \B_SIGNED 1'0
10999 parameter \B_WIDTH 5'11110
11000 parameter \Y_WIDTH 5'11110
11001 connect \A \q_rd2_c
11006 assign \qlq_rd2_c 30'000000000000000000000000000000
11007 assign \qlq_rd2_c $15
11011 attribute \generator "nMigen"
11012 attribute \nmigen.hierarchy "top.dm9.dst1_c"
11014 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
11015 wire width 1 input 0 \rst
11016 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
11017 wire width 1 input 1 \clk
11018 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
11019 wire width 30 input 2 \r_wr0_c
11020 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
11021 wire width 30 input 3 \s_wr0_c
11022 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
11023 wire width 30 output 4 \qlq_wr0_c
11024 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
11025 wire width 30 \q_int
11026 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
11027 wire width 30 \q_int$next
11028 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
11030 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
11032 parameter \A_SIGNED 1'0
11033 parameter \A_WIDTH 5'11110
11034 parameter \Y_WIDTH 5'11110
11035 connect \A \r_wr0_c
11038 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
11040 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
11042 parameter \A_SIGNED 1'0
11043 parameter \A_WIDTH 5'11110
11044 parameter \B_SIGNED 1'0
11045 parameter \B_WIDTH 5'11110
11046 parameter \Y_WIDTH 5'11110
11051 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
11053 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
11055 parameter \A_SIGNED 1'0
11056 parameter \A_WIDTH 5'11110
11057 parameter \B_SIGNED 1'0
11058 parameter \B_WIDTH 5'11110
11059 parameter \Y_WIDTH 5'11110
11061 connect \B \s_wr0_c
11065 assign \q_int$next \q_int
11066 assign \q_int$next $5
11067 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
11070 assign \q_int$next 30'000000000000000000000000000000
11073 update \q_int 30'000000000000000000000000000000
11075 update \q_int \q_int$next
11077 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
11078 wire width 30 \q_wr0_c
11079 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
11081 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
11083 parameter \A_SIGNED 1'0
11084 parameter \A_WIDTH 5'11110
11085 parameter \Y_WIDTH 5'11110
11086 connect \A \r_wr0_c
11089 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
11091 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
11093 parameter \A_SIGNED 1'0
11094 parameter \A_WIDTH 5'11110
11095 parameter \B_SIGNED 1'0
11096 parameter \B_WIDTH 5'11110
11097 parameter \Y_WIDTH 5'11110
11102 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
11104 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
11106 parameter \A_SIGNED 1'0
11107 parameter \A_WIDTH 5'11110
11108 parameter \B_SIGNED 1'0
11109 parameter \B_WIDTH 5'11110
11110 parameter \Y_WIDTH 5'11110
11112 connect \B \s_wr0_c
11116 assign \q_wr0_c 30'000000000000000000000000000000
11117 assign \q_wr0_c $11
11120 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
11121 wire width 30 \qn_wr0_c
11122 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
11124 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
11126 parameter \A_SIGNED 1'0
11127 parameter \A_WIDTH 5'11110
11128 parameter \Y_WIDTH 5'11110
11129 connect \A \q_wr0_c
11133 assign \qn_wr0_c 30'000000000000000000000000000000
11134 assign \qn_wr0_c $13
11137 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
11139 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
11141 parameter \A_SIGNED 1'0
11142 parameter \A_WIDTH 5'11110
11143 parameter \B_SIGNED 1'0
11144 parameter \B_WIDTH 5'11110
11145 parameter \Y_WIDTH 5'11110
11146 connect \A \q_wr0_c
11151 assign \qlq_wr0_c 30'000000000000000000000000000000
11152 assign \qlq_wr0_c $15
11156 attribute \generator "nMigen"
11157 attribute \nmigen.hierarchy "top.dm9.dst2_c"
11159 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
11160 wire width 1 input 0 \rst
11161 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
11162 wire width 1 input 1 \clk
11163 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
11164 wire width 30 input 2 \r_wr1_c
11165 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
11166 wire width 30 input 3 \s_wr1_c
11167 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
11168 wire width 30 output 4 \qlq_wr1_c
11169 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
11170 wire width 30 \q_int
11171 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
11172 wire width 30 \q_int$next
11173 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
11175 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
11177 parameter \A_SIGNED 1'0
11178 parameter \A_WIDTH 5'11110
11179 parameter \Y_WIDTH 5'11110
11180 connect \A \r_wr1_c
11183 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
11185 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
11187 parameter \A_SIGNED 1'0
11188 parameter \A_WIDTH 5'11110
11189 parameter \B_SIGNED 1'0
11190 parameter \B_WIDTH 5'11110
11191 parameter \Y_WIDTH 5'11110
11196 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
11198 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
11200 parameter \A_SIGNED 1'0
11201 parameter \A_WIDTH 5'11110
11202 parameter \B_SIGNED 1'0
11203 parameter \B_WIDTH 5'11110
11204 parameter \Y_WIDTH 5'11110
11206 connect \B \s_wr1_c
11210 assign \q_int$next \q_int
11211 assign \q_int$next $5
11212 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
11215 assign \q_int$next 30'000000000000000000000000000000
11218 update \q_int 30'000000000000000000000000000000
11220 update \q_int \q_int$next
11222 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
11223 wire width 30 \q_wr1_c
11224 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
11226 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
11228 parameter \A_SIGNED 1'0
11229 parameter \A_WIDTH 5'11110
11230 parameter \Y_WIDTH 5'11110
11231 connect \A \r_wr1_c
11234 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
11236 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
11238 parameter \A_SIGNED 1'0
11239 parameter \A_WIDTH 5'11110
11240 parameter \B_SIGNED 1'0
11241 parameter \B_WIDTH 5'11110
11242 parameter \Y_WIDTH 5'11110
11247 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
11249 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
11251 parameter \A_SIGNED 1'0
11252 parameter \A_WIDTH 5'11110
11253 parameter \B_SIGNED 1'0
11254 parameter \B_WIDTH 5'11110
11255 parameter \Y_WIDTH 5'11110
11257 connect \B \s_wr1_c
11261 assign \q_wr1_c 30'000000000000000000000000000000
11262 assign \q_wr1_c $11
11265 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
11266 wire width 30 \qn_wr1_c
11267 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
11269 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
11271 parameter \A_SIGNED 1'0
11272 parameter \A_WIDTH 5'11110
11273 parameter \Y_WIDTH 5'11110
11274 connect \A \q_wr1_c
11278 assign \qn_wr1_c 30'000000000000000000000000000000
11279 assign \qn_wr1_c $13
11282 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
11284 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
11286 parameter \A_SIGNED 1'0
11287 parameter \A_WIDTH 5'11110
11288 parameter \B_SIGNED 1'0
11289 parameter \B_WIDTH 5'11110
11290 parameter \Y_WIDTH 5'11110
11291 connect \A \q_wr1_c
11296 assign \qlq_wr1_c 30'000000000000000000000000000000
11297 assign \qlq_wr1_c $15
11301 attribute \generator "nMigen"
11302 attribute \nmigen.hierarchy "top.dm9"
11304 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:39"
11305 wire width 30 output 0 \rd_wait_o
11306 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
11307 wire width 30 output 1 \wr_wait_o
11308 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
11309 wire width 30 input 2 \issue_i
11310 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
11311 wire width 30 input 3 \go_die_i
11312 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
11313 wire width 30 input 4 \gord1_i
11314 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
11315 wire width 30 input 5 \gord2_i
11316 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
11317 wire width 30 input 6 \gord3_i
11318 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
11319 wire width 30 input 7 \gowr1_i
11320 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
11321 wire width 30 input 8 \gowr2_i
11322 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:19"
11323 wire width 30 input 9 \rd_pend_i
11324 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:20"
11325 wire width 30 input 10 \wr_pend_i
11326 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
11327 wire width 1 input 11 \rst
11328 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
11329 wire width 1 input 12 \clk
11330 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
11331 wire width 30 \src1_c_r_rd0_c
11332 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
11333 wire width 30 \src1_c_s_rd0_c
11334 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
11335 wire width 30 \src1_c_qlq_rd0_c
11336 cell \src1_c$41 \src1_c
11339 connect \r_rd0_c \src1_c_r_rd0_c
11340 connect \s_rd0_c \src1_c_s_rd0_c
11341 connect \qlq_rd0_c \src1_c_qlq_rd0_c
11343 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
11344 wire width 30 \src2_c_r_rd1_c
11345 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
11346 wire width 30 \src2_c_s_rd1_c
11347 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
11348 wire width 30 \src2_c_qlq_rd1_c
11349 cell \src2_c$42 \src2_c
11352 connect \r_rd1_c \src2_c_r_rd1_c
11353 connect \s_rd1_c \src2_c_s_rd1_c
11354 connect \qlq_rd1_c \src2_c_qlq_rd1_c
11356 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
11357 wire width 30 \src3_c_r_rd2_c
11358 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
11359 wire width 30 \src3_c_s_rd2_c
11360 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
11361 wire width 30 \src3_c_qlq_rd2_c
11362 cell \src3_c$43 \src3_c
11365 connect \r_rd2_c \src3_c_r_rd2_c
11366 connect \s_rd2_c \src3_c_s_rd2_c
11367 connect \qlq_rd2_c \src3_c_qlq_rd2_c
11369 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
11370 wire width 30 \dst1_c_r_wr0_c
11371 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
11372 wire width 30 \dst1_c_s_wr0_c
11373 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
11374 wire width 30 \dst1_c_qlq_wr0_c
11375 cell \dst1_c$44 \dst1_c
11378 connect \r_wr0_c \dst1_c_r_wr0_c
11379 connect \s_wr0_c \dst1_c_s_wr0_c
11380 connect \qlq_wr0_c \dst1_c_qlq_wr0_c
11382 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
11383 wire width 30 \dst2_c_r_wr1_c
11384 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
11385 wire width 30 \dst2_c_s_wr1_c
11386 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
11387 wire width 30 \dst2_c_qlq_wr1_c
11388 cell \dst2_c$45 \dst2_c
11391 connect \r_wr1_c \dst2_c_r_wr1_c
11392 connect \s_wr1_c \dst2_c_s_wr1_c
11393 connect \qlq_wr1_c \dst2_c_qlq_wr1_c
11395 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
11397 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
11399 parameter \A_SIGNED 1'0
11400 parameter \A_WIDTH 5'11110
11401 parameter \B_SIGNED 1'0
11402 parameter \B_WIDTH 5'11110
11403 parameter \Y_WIDTH 5'11110
11404 connect \A \gowr1_i
11405 connect \B \go_die_i
11409 assign \dst1_c_r_wr0_c 30'111111111111111111111111111111
11410 assign \dst1_c_r_wr0_c $1
11413 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
11415 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
11417 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
11419 parameter \A_SIGNED 1'0
11420 parameter \A_WIDTH 5'11110
11421 parameter \B_SIGNED 1'0
11422 parameter \B_WIDTH 5'11110
11423 parameter \Y_WIDTH 5'11110
11424 connect \A \issue_i
11425 connect \B \wr_pend_i
11428 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
11430 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
11432 parameter \A_SIGNED 1'1
11433 parameter \A_WIDTH 5'11110
11434 parameter \B_SIGNED 1'1
11435 parameter \B_WIDTH 5'11110
11436 parameter \Y_WIDTH 5'11111
11438 connect \B 30'111111111111111111110111111111
11443 assign \dst1_c_s_wr0_c 30'000000000000000000000000000000
11444 assign \dst1_c_s_wr0_c $3 [29:0]
11447 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
11449 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
11451 parameter \A_SIGNED 1'0
11452 parameter \A_WIDTH 5'11110
11453 parameter \B_SIGNED 1'0
11454 parameter \B_WIDTH 5'11110
11455 parameter \Y_WIDTH 5'11110
11456 connect \A \gowr2_i
11457 connect \B \go_die_i
11461 assign \dst2_c_r_wr1_c 30'111111111111111111111111111111
11462 assign \dst2_c_r_wr1_c $8
11465 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
11467 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
11469 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
11471 parameter \A_SIGNED 1'0
11472 parameter \A_WIDTH 5'11110
11473 parameter \B_SIGNED 1'0
11474 parameter \B_WIDTH 5'11110
11475 parameter \Y_WIDTH 5'11110
11476 connect \A \issue_i
11477 connect \B \wr_pend_i
11480 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
11482 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
11484 parameter \A_SIGNED 1'1
11485 parameter \A_WIDTH 5'11110
11486 parameter \B_SIGNED 1'1
11487 parameter \B_WIDTH 5'11110
11488 parameter \Y_WIDTH 5'11111
11490 connect \B 30'111111111111111111110111111111
11495 assign \dst2_c_s_wr1_c 30'000000000000000000000000000000
11496 assign \dst2_c_s_wr1_c $10 [29:0]
11499 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
11501 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
11503 parameter \A_SIGNED 1'0
11504 parameter \A_WIDTH 5'11110
11505 parameter \B_SIGNED 1'0
11506 parameter \B_WIDTH 5'11110
11507 parameter \Y_WIDTH 5'11110
11508 connect \A \gord1_i
11509 connect \B \go_die_i
11513 assign \src1_c_r_rd0_c 30'111111111111111111111111111111
11514 assign \src1_c_r_rd0_c $15
11517 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
11519 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
11521 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
11523 parameter \A_SIGNED 1'0
11524 parameter \A_WIDTH 5'11110
11525 parameter \B_SIGNED 1'0
11526 parameter \B_WIDTH 5'11110
11527 parameter \Y_WIDTH 5'11110
11528 connect \A \issue_i
11529 connect \B \rd_pend_i
11532 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
11534 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
11536 parameter \A_SIGNED 1'1
11537 parameter \A_WIDTH 5'11110
11538 parameter \B_SIGNED 1'1
11539 parameter \B_WIDTH 5'11110
11540 parameter \Y_WIDTH 5'11111
11542 connect \B 30'111111111111111111110111111111
11547 assign \src1_c_s_rd0_c 30'000000000000000000000000000000
11548 assign \src1_c_s_rd0_c $17 [29:0]
11551 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
11553 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
11555 parameter \A_SIGNED 1'0
11556 parameter \A_WIDTH 5'11110
11557 parameter \B_SIGNED 1'0
11558 parameter \B_WIDTH 5'11110
11559 parameter \Y_WIDTH 5'11110
11560 connect \A \gord2_i
11561 connect \B \go_die_i
11565 assign \src2_c_r_rd1_c 30'111111111111111111111111111111
11566 assign \src2_c_r_rd1_c $22
11569 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
11571 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
11573 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
11575 parameter \A_SIGNED 1'0
11576 parameter \A_WIDTH 5'11110
11577 parameter \B_SIGNED 1'0
11578 parameter \B_WIDTH 5'11110
11579 parameter \Y_WIDTH 5'11110
11580 connect \A \issue_i
11581 connect \B \rd_pend_i
11584 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
11586 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
11588 parameter \A_SIGNED 1'1
11589 parameter \A_WIDTH 5'11110
11590 parameter \B_SIGNED 1'1
11591 parameter \B_WIDTH 5'11110
11592 parameter \Y_WIDTH 5'11111
11594 connect \B 30'111111111111111111110111111111
11599 assign \src2_c_s_rd1_c 30'000000000000000000000000000000
11600 assign \src2_c_s_rd1_c $24 [29:0]
11603 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
11605 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
11607 parameter \A_SIGNED 1'0
11608 parameter \A_WIDTH 5'11110
11609 parameter \B_SIGNED 1'0
11610 parameter \B_WIDTH 5'11110
11611 parameter \Y_WIDTH 5'11110
11612 connect \A \gord3_i
11613 connect \B \go_die_i
11617 assign \src3_c_r_rd2_c 30'111111111111111111111111111111
11618 assign \src3_c_r_rd2_c $29
11621 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
11623 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
11625 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
11627 parameter \A_SIGNED 1'0
11628 parameter \A_WIDTH 5'11110
11629 parameter \B_SIGNED 1'0
11630 parameter \B_WIDTH 5'11110
11631 parameter \Y_WIDTH 5'11110
11632 connect \A \issue_i
11633 connect \B \rd_pend_i
11636 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
11638 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
11640 parameter \A_SIGNED 1'1
11641 parameter \A_WIDTH 5'11110
11642 parameter \B_SIGNED 1'1
11643 parameter \B_WIDTH 5'11110
11644 parameter \Y_WIDTH 5'11111
11646 connect \B 30'111111111111111111110111111111
11651 assign \src3_c_s_rd2_c 30'000000000000000000000000000000
11652 assign \src3_c_s_rd2_c $31 [29:0]
11655 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
11657 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
11659 parameter \A_SIGNED 1'0
11660 parameter \A_WIDTH 5'11110
11661 parameter \B_SIGNED 1'0
11662 parameter \B_WIDTH 5'11110
11663 parameter \Y_WIDTH 5'11110
11664 connect \A \src1_c_qlq_rd0_c
11665 connect \B \src2_c_qlq_rd1_c
11668 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
11670 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
11672 parameter \A_SIGNED 1'0
11673 parameter \A_WIDTH 5'11110
11674 parameter \B_SIGNED 1'0
11675 parameter \B_WIDTH 5'11110
11676 parameter \Y_WIDTH 5'11110
11678 connect \B \src3_c_qlq_rd2_c
11681 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
11683 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
11685 parameter \A_SIGNED 1'0
11686 parameter \A_WIDTH 5'11110
11687 parameter \Y_WIDTH 5'11110
11688 connect \A \issue_i
11691 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
11693 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
11695 parameter \A_SIGNED 1'0
11696 parameter \A_WIDTH 5'11110
11697 parameter \B_SIGNED 1'0
11698 parameter \B_WIDTH 5'11110
11699 parameter \Y_WIDTH 5'11110
11705 assign \rd_wait_o 30'000000000000000000000000000000
11706 assign \rd_wait_o $42
11709 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
11711 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
11713 parameter \A_SIGNED 1'0
11714 parameter \A_WIDTH 5'11110
11715 parameter \B_SIGNED 1'0
11716 parameter \B_WIDTH 5'11110
11717 parameter \Y_WIDTH 5'11110
11718 connect \A \dst1_c_qlq_wr0_c
11719 connect \B \dst2_c_qlq_wr1_c
11722 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
11724 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
11726 parameter \A_SIGNED 1'0
11727 parameter \A_WIDTH 5'11110
11728 parameter \Y_WIDTH 5'11110
11729 connect \A \issue_i
11732 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
11734 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
11736 parameter \A_SIGNED 1'0
11737 parameter \A_WIDTH 5'11110
11738 parameter \B_SIGNED 1'0
11739 parameter \B_WIDTH 5'11110
11740 parameter \Y_WIDTH 5'11110
11746 assign \wr_wait_o 30'000000000000000000000000000000
11747 assign \wr_wait_o $48
11751 attribute \generator "nMigen"
11752 attribute \nmigen.hierarchy "top.dm10.src1_c"
11754 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
11755 wire width 1 input 0 \rst
11756 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
11757 wire width 1 input 1 \clk
11758 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
11759 wire width 30 input 2 \r_rd0_c
11760 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
11761 wire width 30 input 3 \s_rd0_c
11762 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
11763 wire width 30 output 4 \qlq_rd0_c
11764 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
11765 wire width 30 \q_int
11766 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
11767 wire width 30 \q_int$next
11768 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
11770 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
11772 parameter \A_SIGNED 1'0
11773 parameter \A_WIDTH 5'11110
11774 parameter \Y_WIDTH 5'11110
11775 connect \A \r_rd0_c
11778 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
11780 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
11782 parameter \A_SIGNED 1'0
11783 parameter \A_WIDTH 5'11110
11784 parameter \B_SIGNED 1'0
11785 parameter \B_WIDTH 5'11110
11786 parameter \Y_WIDTH 5'11110
11791 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
11793 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
11795 parameter \A_SIGNED 1'0
11796 parameter \A_WIDTH 5'11110
11797 parameter \B_SIGNED 1'0
11798 parameter \B_WIDTH 5'11110
11799 parameter \Y_WIDTH 5'11110
11801 connect \B \s_rd0_c
11805 assign \q_int$next \q_int
11806 assign \q_int$next $5
11807 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
11810 assign \q_int$next 30'000000000000000000000000000000
11813 update \q_int 30'000000000000000000000000000000
11815 update \q_int \q_int$next
11817 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
11818 wire width 30 \q_rd0_c
11819 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
11821 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
11823 parameter \A_SIGNED 1'0
11824 parameter \A_WIDTH 5'11110
11825 parameter \Y_WIDTH 5'11110
11826 connect \A \r_rd0_c
11829 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
11831 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
11833 parameter \A_SIGNED 1'0
11834 parameter \A_WIDTH 5'11110
11835 parameter \B_SIGNED 1'0
11836 parameter \B_WIDTH 5'11110
11837 parameter \Y_WIDTH 5'11110
11842 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
11844 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
11846 parameter \A_SIGNED 1'0
11847 parameter \A_WIDTH 5'11110
11848 parameter \B_SIGNED 1'0
11849 parameter \B_WIDTH 5'11110
11850 parameter \Y_WIDTH 5'11110
11852 connect \B \s_rd0_c
11856 assign \q_rd0_c 30'000000000000000000000000000000
11857 assign \q_rd0_c $11
11860 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
11861 wire width 30 \qn_rd0_c
11862 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
11864 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
11866 parameter \A_SIGNED 1'0
11867 parameter \A_WIDTH 5'11110
11868 parameter \Y_WIDTH 5'11110
11869 connect \A \q_rd0_c
11873 assign \qn_rd0_c 30'000000000000000000000000000000
11874 assign \qn_rd0_c $13
11877 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
11879 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
11881 parameter \A_SIGNED 1'0
11882 parameter \A_WIDTH 5'11110
11883 parameter \B_SIGNED 1'0
11884 parameter \B_WIDTH 5'11110
11885 parameter \Y_WIDTH 5'11110
11886 connect \A \q_rd0_c
11891 assign \qlq_rd0_c 30'000000000000000000000000000000
11892 assign \qlq_rd0_c $15
11896 attribute \generator "nMigen"
11897 attribute \nmigen.hierarchy "top.dm10.src2_c"
11899 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
11900 wire width 1 input 0 \rst
11901 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
11902 wire width 1 input 1 \clk
11903 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
11904 wire width 30 input 2 \r_rd1_c
11905 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
11906 wire width 30 input 3 \s_rd1_c
11907 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
11908 wire width 30 output 4 \qlq_rd1_c
11909 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
11910 wire width 30 \q_int
11911 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
11912 wire width 30 \q_int$next
11913 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
11915 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
11917 parameter \A_SIGNED 1'0
11918 parameter \A_WIDTH 5'11110
11919 parameter \Y_WIDTH 5'11110
11920 connect \A \r_rd1_c
11923 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
11925 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
11927 parameter \A_SIGNED 1'0
11928 parameter \A_WIDTH 5'11110
11929 parameter \B_SIGNED 1'0
11930 parameter \B_WIDTH 5'11110
11931 parameter \Y_WIDTH 5'11110
11936 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
11938 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
11940 parameter \A_SIGNED 1'0
11941 parameter \A_WIDTH 5'11110
11942 parameter \B_SIGNED 1'0
11943 parameter \B_WIDTH 5'11110
11944 parameter \Y_WIDTH 5'11110
11946 connect \B \s_rd1_c
11950 assign \q_int$next \q_int
11951 assign \q_int$next $5
11952 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
11955 assign \q_int$next 30'000000000000000000000000000000
11958 update \q_int 30'000000000000000000000000000000
11960 update \q_int \q_int$next
11962 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
11963 wire width 30 \q_rd1_c
11964 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
11966 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
11968 parameter \A_SIGNED 1'0
11969 parameter \A_WIDTH 5'11110
11970 parameter \Y_WIDTH 5'11110
11971 connect \A \r_rd1_c
11974 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
11976 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
11978 parameter \A_SIGNED 1'0
11979 parameter \A_WIDTH 5'11110
11980 parameter \B_SIGNED 1'0
11981 parameter \B_WIDTH 5'11110
11982 parameter \Y_WIDTH 5'11110
11987 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
11989 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
11991 parameter \A_SIGNED 1'0
11992 parameter \A_WIDTH 5'11110
11993 parameter \B_SIGNED 1'0
11994 parameter \B_WIDTH 5'11110
11995 parameter \Y_WIDTH 5'11110
11997 connect \B \s_rd1_c
12001 assign \q_rd1_c 30'000000000000000000000000000000
12002 assign \q_rd1_c $11
12005 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
12006 wire width 30 \qn_rd1_c
12007 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
12009 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
12011 parameter \A_SIGNED 1'0
12012 parameter \A_WIDTH 5'11110
12013 parameter \Y_WIDTH 5'11110
12014 connect \A \q_rd1_c
12018 assign \qn_rd1_c 30'000000000000000000000000000000
12019 assign \qn_rd1_c $13
12022 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
12024 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
12026 parameter \A_SIGNED 1'0
12027 parameter \A_WIDTH 5'11110
12028 parameter \B_SIGNED 1'0
12029 parameter \B_WIDTH 5'11110
12030 parameter \Y_WIDTH 5'11110
12031 connect \A \q_rd1_c
12036 assign \qlq_rd1_c 30'000000000000000000000000000000
12037 assign \qlq_rd1_c $15
12041 attribute \generator "nMigen"
12042 attribute \nmigen.hierarchy "top.dm10.src3_c"
12044 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
12045 wire width 1 input 0 \rst
12046 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
12047 wire width 1 input 1 \clk
12048 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
12049 wire width 30 input 2 \r_rd2_c
12050 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
12051 wire width 30 input 3 \s_rd2_c
12052 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
12053 wire width 30 output 4 \qlq_rd2_c
12054 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
12055 wire width 30 \q_int
12056 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
12057 wire width 30 \q_int$next
12058 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
12060 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
12062 parameter \A_SIGNED 1'0
12063 parameter \A_WIDTH 5'11110
12064 parameter \Y_WIDTH 5'11110
12065 connect \A \r_rd2_c
12068 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
12070 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
12072 parameter \A_SIGNED 1'0
12073 parameter \A_WIDTH 5'11110
12074 parameter \B_SIGNED 1'0
12075 parameter \B_WIDTH 5'11110
12076 parameter \Y_WIDTH 5'11110
12081 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
12083 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
12085 parameter \A_SIGNED 1'0
12086 parameter \A_WIDTH 5'11110
12087 parameter \B_SIGNED 1'0
12088 parameter \B_WIDTH 5'11110
12089 parameter \Y_WIDTH 5'11110
12091 connect \B \s_rd2_c
12095 assign \q_int$next \q_int
12096 assign \q_int$next $5
12097 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
12100 assign \q_int$next 30'000000000000000000000000000000
12103 update \q_int 30'000000000000000000000000000000
12105 update \q_int \q_int$next
12107 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
12108 wire width 30 \q_rd2_c
12109 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
12111 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
12113 parameter \A_SIGNED 1'0
12114 parameter \A_WIDTH 5'11110
12115 parameter \Y_WIDTH 5'11110
12116 connect \A \r_rd2_c
12119 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
12121 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
12123 parameter \A_SIGNED 1'0
12124 parameter \A_WIDTH 5'11110
12125 parameter \B_SIGNED 1'0
12126 parameter \B_WIDTH 5'11110
12127 parameter \Y_WIDTH 5'11110
12132 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
12134 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
12136 parameter \A_SIGNED 1'0
12137 parameter \A_WIDTH 5'11110
12138 parameter \B_SIGNED 1'0
12139 parameter \B_WIDTH 5'11110
12140 parameter \Y_WIDTH 5'11110
12142 connect \B \s_rd2_c
12146 assign \q_rd2_c 30'000000000000000000000000000000
12147 assign \q_rd2_c $11
12150 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
12151 wire width 30 \qn_rd2_c
12152 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
12154 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
12156 parameter \A_SIGNED 1'0
12157 parameter \A_WIDTH 5'11110
12158 parameter \Y_WIDTH 5'11110
12159 connect \A \q_rd2_c
12163 assign \qn_rd2_c 30'000000000000000000000000000000
12164 assign \qn_rd2_c $13
12167 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
12169 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
12171 parameter \A_SIGNED 1'0
12172 parameter \A_WIDTH 5'11110
12173 parameter \B_SIGNED 1'0
12174 parameter \B_WIDTH 5'11110
12175 parameter \Y_WIDTH 5'11110
12176 connect \A \q_rd2_c
12181 assign \qlq_rd2_c 30'000000000000000000000000000000
12182 assign \qlq_rd2_c $15
12186 attribute \generator "nMigen"
12187 attribute \nmigen.hierarchy "top.dm10.dst1_c"
12189 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
12190 wire width 1 input 0 \rst
12191 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
12192 wire width 1 input 1 \clk
12193 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
12194 wire width 30 input 2 \r_wr0_c
12195 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
12196 wire width 30 input 3 \s_wr0_c
12197 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
12198 wire width 30 output 4 \qlq_wr0_c
12199 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
12200 wire width 30 \q_int
12201 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
12202 wire width 30 \q_int$next
12203 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
12205 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
12207 parameter \A_SIGNED 1'0
12208 parameter \A_WIDTH 5'11110
12209 parameter \Y_WIDTH 5'11110
12210 connect \A \r_wr0_c
12213 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
12215 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
12217 parameter \A_SIGNED 1'0
12218 parameter \A_WIDTH 5'11110
12219 parameter \B_SIGNED 1'0
12220 parameter \B_WIDTH 5'11110
12221 parameter \Y_WIDTH 5'11110
12226 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
12228 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
12230 parameter \A_SIGNED 1'0
12231 parameter \A_WIDTH 5'11110
12232 parameter \B_SIGNED 1'0
12233 parameter \B_WIDTH 5'11110
12234 parameter \Y_WIDTH 5'11110
12236 connect \B \s_wr0_c
12240 assign \q_int$next \q_int
12241 assign \q_int$next $5
12242 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
12245 assign \q_int$next 30'000000000000000000000000000000
12248 update \q_int 30'000000000000000000000000000000
12250 update \q_int \q_int$next
12252 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
12253 wire width 30 \q_wr0_c
12254 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
12256 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
12258 parameter \A_SIGNED 1'0
12259 parameter \A_WIDTH 5'11110
12260 parameter \Y_WIDTH 5'11110
12261 connect \A \r_wr0_c
12264 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
12266 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
12268 parameter \A_SIGNED 1'0
12269 parameter \A_WIDTH 5'11110
12270 parameter \B_SIGNED 1'0
12271 parameter \B_WIDTH 5'11110
12272 parameter \Y_WIDTH 5'11110
12277 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
12279 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
12281 parameter \A_SIGNED 1'0
12282 parameter \A_WIDTH 5'11110
12283 parameter \B_SIGNED 1'0
12284 parameter \B_WIDTH 5'11110
12285 parameter \Y_WIDTH 5'11110
12287 connect \B \s_wr0_c
12291 assign \q_wr0_c 30'000000000000000000000000000000
12292 assign \q_wr0_c $11
12295 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
12296 wire width 30 \qn_wr0_c
12297 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
12299 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
12301 parameter \A_SIGNED 1'0
12302 parameter \A_WIDTH 5'11110
12303 parameter \Y_WIDTH 5'11110
12304 connect \A \q_wr0_c
12308 assign \qn_wr0_c 30'000000000000000000000000000000
12309 assign \qn_wr0_c $13
12312 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
12314 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
12316 parameter \A_SIGNED 1'0
12317 parameter \A_WIDTH 5'11110
12318 parameter \B_SIGNED 1'0
12319 parameter \B_WIDTH 5'11110
12320 parameter \Y_WIDTH 5'11110
12321 connect \A \q_wr0_c
12326 assign \qlq_wr0_c 30'000000000000000000000000000000
12327 assign \qlq_wr0_c $15
12331 attribute \generator "nMigen"
12332 attribute \nmigen.hierarchy "top.dm10.dst2_c"
12334 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
12335 wire width 1 input 0 \rst
12336 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
12337 wire width 1 input 1 \clk
12338 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
12339 wire width 30 input 2 \r_wr1_c
12340 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
12341 wire width 30 input 3 \s_wr1_c
12342 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
12343 wire width 30 output 4 \qlq_wr1_c
12344 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
12345 wire width 30 \q_int
12346 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
12347 wire width 30 \q_int$next
12348 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
12350 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
12352 parameter \A_SIGNED 1'0
12353 parameter \A_WIDTH 5'11110
12354 parameter \Y_WIDTH 5'11110
12355 connect \A \r_wr1_c
12358 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
12360 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
12362 parameter \A_SIGNED 1'0
12363 parameter \A_WIDTH 5'11110
12364 parameter \B_SIGNED 1'0
12365 parameter \B_WIDTH 5'11110
12366 parameter \Y_WIDTH 5'11110
12371 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
12373 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
12375 parameter \A_SIGNED 1'0
12376 parameter \A_WIDTH 5'11110
12377 parameter \B_SIGNED 1'0
12378 parameter \B_WIDTH 5'11110
12379 parameter \Y_WIDTH 5'11110
12381 connect \B \s_wr1_c
12385 assign \q_int$next \q_int
12386 assign \q_int$next $5
12387 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
12390 assign \q_int$next 30'000000000000000000000000000000
12393 update \q_int 30'000000000000000000000000000000
12395 update \q_int \q_int$next
12397 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
12398 wire width 30 \q_wr1_c
12399 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
12401 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
12403 parameter \A_SIGNED 1'0
12404 parameter \A_WIDTH 5'11110
12405 parameter \Y_WIDTH 5'11110
12406 connect \A \r_wr1_c
12409 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
12411 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
12413 parameter \A_SIGNED 1'0
12414 parameter \A_WIDTH 5'11110
12415 parameter \B_SIGNED 1'0
12416 parameter \B_WIDTH 5'11110
12417 parameter \Y_WIDTH 5'11110
12422 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
12424 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
12426 parameter \A_SIGNED 1'0
12427 parameter \A_WIDTH 5'11110
12428 parameter \B_SIGNED 1'0
12429 parameter \B_WIDTH 5'11110
12430 parameter \Y_WIDTH 5'11110
12432 connect \B \s_wr1_c
12436 assign \q_wr1_c 30'000000000000000000000000000000
12437 assign \q_wr1_c $11
12440 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
12441 wire width 30 \qn_wr1_c
12442 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
12444 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
12446 parameter \A_SIGNED 1'0
12447 parameter \A_WIDTH 5'11110
12448 parameter \Y_WIDTH 5'11110
12449 connect \A \q_wr1_c
12453 assign \qn_wr1_c 30'000000000000000000000000000000
12454 assign \qn_wr1_c $13
12457 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
12459 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
12461 parameter \A_SIGNED 1'0
12462 parameter \A_WIDTH 5'11110
12463 parameter \B_SIGNED 1'0
12464 parameter \B_WIDTH 5'11110
12465 parameter \Y_WIDTH 5'11110
12466 connect \A \q_wr1_c
12471 assign \qlq_wr1_c 30'000000000000000000000000000000
12472 assign \qlq_wr1_c $15
12476 attribute \generator "nMigen"
12477 attribute \nmigen.hierarchy "top.dm10"
12479 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:39"
12480 wire width 30 output 0 \rd_wait_o
12481 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
12482 wire width 30 output 1 \wr_wait_o
12483 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
12484 wire width 30 input 2 \issue_i
12485 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
12486 wire width 30 input 3 \go_die_i
12487 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
12488 wire width 30 input 4 \gord1_i
12489 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
12490 wire width 30 input 5 \gord2_i
12491 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
12492 wire width 30 input 6 \gord3_i
12493 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
12494 wire width 30 input 7 \gowr1_i
12495 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
12496 wire width 30 input 8 \gowr2_i
12497 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:19"
12498 wire width 30 input 9 \rd_pend_i
12499 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:20"
12500 wire width 30 input 10 \wr_pend_i
12501 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
12502 wire width 1 input 11 \rst
12503 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
12504 wire width 1 input 12 \clk
12505 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
12506 wire width 30 \src1_c_r_rd0_c
12507 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
12508 wire width 30 \src1_c_s_rd0_c
12509 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
12510 wire width 30 \src1_c_qlq_rd0_c
12511 cell \src1_c$46 \src1_c
12514 connect \r_rd0_c \src1_c_r_rd0_c
12515 connect \s_rd0_c \src1_c_s_rd0_c
12516 connect \qlq_rd0_c \src1_c_qlq_rd0_c
12518 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
12519 wire width 30 \src2_c_r_rd1_c
12520 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
12521 wire width 30 \src2_c_s_rd1_c
12522 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
12523 wire width 30 \src2_c_qlq_rd1_c
12524 cell \src2_c$47 \src2_c
12527 connect \r_rd1_c \src2_c_r_rd1_c
12528 connect \s_rd1_c \src2_c_s_rd1_c
12529 connect \qlq_rd1_c \src2_c_qlq_rd1_c
12531 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
12532 wire width 30 \src3_c_r_rd2_c
12533 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
12534 wire width 30 \src3_c_s_rd2_c
12535 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
12536 wire width 30 \src3_c_qlq_rd2_c
12537 cell \src3_c$48 \src3_c
12540 connect \r_rd2_c \src3_c_r_rd2_c
12541 connect \s_rd2_c \src3_c_s_rd2_c
12542 connect \qlq_rd2_c \src3_c_qlq_rd2_c
12544 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
12545 wire width 30 \dst1_c_r_wr0_c
12546 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
12547 wire width 30 \dst1_c_s_wr0_c
12548 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
12549 wire width 30 \dst1_c_qlq_wr0_c
12550 cell \dst1_c$49 \dst1_c
12553 connect \r_wr0_c \dst1_c_r_wr0_c
12554 connect \s_wr0_c \dst1_c_s_wr0_c
12555 connect \qlq_wr0_c \dst1_c_qlq_wr0_c
12557 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
12558 wire width 30 \dst2_c_r_wr1_c
12559 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
12560 wire width 30 \dst2_c_s_wr1_c
12561 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
12562 wire width 30 \dst2_c_qlq_wr1_c
12563 cell \dst2_c$50 \dst2_c
12566 connect \r_wr1_c \dst2_c_r_wr1_c
12567 connect \s_wr1_c \dst2_c_s_wr1_c
12568 connect \qlq_wr1_c \dst2_c_qlq_wr1_c
12570 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
12572 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
12574 parameter \A_SIGNED 1'0
12575 parameter \A_WIDTH 5'11110
12576 parameter \B_SIGNED 1'0
12577 parameter \B_WIDTH 5'11110
12578 parameter \Y_WIDTH 5'11110
12579 connect \A \gowr1_i
12580 connect \B \go_die_i
12584 assign \dst1_c_r_wr0_c 30'111111111111111111111111111111
12585 assign \dst1_c_r_wr0_c $1
12588 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
12590 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
12592 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
12594 parameter \A_SIGNED 1'0
12595 parameter \A_WIDTH 5'11110
12596 parameter \B_SIGNED 1'0
12597 parameter \B_WIDTH 5'11110
12598 parameter \Y_WIDTH 5'11110
12599 connect \A \issue_i
12600 connect \B \wr_pend_i
12603 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
12605 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
12607 parameter \A_SIGNED 1'1
12608 parameter \A_WIDTH 5'11110
12609 parameter \B_SIGNED 1'1
12610 parameter \B_WIDTH 5'11110
12611 parameter \Y_WIDTH 5'11111
12613 connect \B 30'111111111111111111101111111111
12618 assign \dst1_c_s_wr0_c 30'000000000000000000000000000000
12619 assign \dst1_c_s_wr0_c $3 [29:0]
12622 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
12624 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
12626 parameter \A_SIGNED 1'0
12627 parameter \A_WIDTH 5'11110
12628 parameter \B_SIGNED 1'0
12629 parameter \B_WIDTH 5'11110
12630 parameter \Y_WIDTH 5'11110
12631 connect \A \gowr2_i
12632 connect \B \go_die_i
12636 assign \dst2_c_r_wr1_c 30'111111111111111111111111111111
12637 assign \dst2_c_r_wr1_c $8
12640 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
12642 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
12644 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
12646 parameter \A_SIGNED 1'0
12647 parameter \A_WIDTH 5'11110
12648 parameter \B_SIGNED 1'0
12649 parameter \B_WIDTH 5'11110
12650 parameter \Y_WIDTH 5'11110
12651 connect \A \issue_i
12652 connect \B \wr_pend_i
12655 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
12657 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
12659 parameter \A_SIGNED 1'1
12660 parameter \A_WIDTH 5'11110
12661 parameter \B_SIGNED 1'1
12662 parameter \B_WIDTH 5'11110
12663 parameter \Y_WIDTH 5'11111
12665 connect \B 30'111111111111111111101111111111
12670 assign \dst2_c_s_wr1_c 30'000000000000000000000000000000
12671 assign \dst2_c_s_wr1_c $10 [29:0]
12674 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
12676 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
12678 parameter \A_SIGNED 1'0
12679 parameter \A_WIDTH 5'11110
12680 parameter \B_SIGNED 1'0
12681 parameter \B_WIDTH 5'11110
12682 parameter \Y_WIDTH 5'11110
12683 connect \A \gord1_i
12684 connect \B \go_die_i
12688 assign \src1_c_r_rd0_c 30'111111111111111111111111111111
12689 assign \src1_c_r_rd0_c $15
12692 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
12694 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
12696 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
12698 parameter \A_SIGNED 1'0
12699 parameter \A_WIDTH 5'11110
12700 parameter \B_SIGNED 1'0
12701 parameter \B_WIDTH 5'11110
12702 parameter \Y_WIDTH 5'11110
12703 connect \A \issue_i
12704 connect \B \rd_pend_i
12707 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
12709 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
12711 parameter \A_SIGNED 1'1
12712 parameter \A_WIDTH 5'11110
12713 parameter \B_SIGNED 1'1
12714 parameter \B_WIDTH 5'11110
12715 parameter \Y_WIDTH 5'11111
12717 connect \B 30'111111111111111111101111111111
12722 assign \src1_c_s_rd0_c 30'000000000000000000000000000000
12723 assign \src1_c_s_rd0_c $17 [29:0]
12726 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
12728 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
12730 parameter \A_SIGNED 1'0
12731 parameter \A_WIDTH 5'11110
12732 parameter \B_SIGNED 1'0
12733 parameter \B_WIDTH 5'11110
12734 parameter \Y_WIDTH 5'11110
12735 connect \A \gord2_i
12736 connect \B \go_die_i
12740 assign \src2_c_r_rd1_c 30'111111111111111111111111111111
12741 assign \src2_c_r_rd1_c $22
12744 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
12746 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
12748 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
12750 parameter \A_SIGNED 1'0
12751 parameter \A_WIDTH 5'11110
12752 parameter \B_SIGNED 1'0
12753 parameter \B_WIDTH 5'11110
12754 parameter \Y_WIDTH 5'11110
12755 connect \A \issue_i
12756 connect \B \rd_pend_i
12759 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
12761 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
12763 parameter \A_SIGNED 1'1
12764 parameter \A_WIDTH 5'11110
12765 parameter \B_SIGNED 1'1
12766 parameter \B_WIDTH 5'11110
12767 parameter \Y_WIDTH 5'11111
12769 connect \B 30'111111111111111111101111111111
12774 assign \src2_c_s_rd1_c 30'000000000000000000000000000000
12775 assign \src2_c_s_rd1_c $24 [29:0]
12778 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
12780 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
12782 parameter \A_SIGNED 1'0
12783 parameter \A_WIDTH 5'11110
12784 parameter \B_SIGNED 1'0
12785 parameter \B_WIDTH 5'11110
12786 parameter \Y_WIDTH 5'11110
12787 connect \A \gord3_i
12788 connect \B \go_die_i
12792 assign \src3_c_r_rd2_c 30'111111111111111111111111111111
12793 assign \src3_c_r_rd2_c $29
12796 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
12798 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
12800 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
12802 parameter \A_SIGNED 1'0
12803 parameter \A_WIDTH 5'11110
12804 parameter \B_SIGNED 1'0
12805 parameter \B_WIDTH 5'11110
12806 parameter \Y_WIDTH 5'11110
12807 connect \A \issue_i
12808 connect \B \rd_pend_i
12811 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
12813 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
12815 parameter \A_SIGNED 1'1
12816 parameter \A_WIDTH 5'11110
12817 parameter \B_SIGNED 1'1
12818 parameter \B_WIDTH 5'11110
12819 parameter \Y_WIDTH 5'11111
12821 connect \B 30'111111111111111111101111111111
12826 assign \src3_c_s_rd2_c 30'000000000000000000000000000000
12827 assign \src3_c_s_rd2_c $31 [29:0]
12830 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
12832 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
12834 parameter \A_SIGNED 1'0
12835 parameter \A_WIDTH 5'11110
12836 parameter \B_SIGNED 1'0
12837 parameter \B_WIDTH 5'11110
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12839 connect \A \src1_c_qlq_rd0_c
12840 connect \B \src2_c_qlq_rd1_c
12843 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
12845 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
12847 parameter \A_SIGNED 1'0
12848 parameter \A_WIDTH 5'11110
12849 parameter \B_SIGNED 1'0
12850 parameter \B_WIDTH 5'11110
12851 parameter \Y_WIDTH 5'11110
12853 connect \B \src3_c_qlq_rd2_c
12856 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
12858 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
12860 parameter \A_SIGNED 1'0
12861 parameter \A_WIDTH 5'11110
12862 parameter \Y_WIDTH 5'11110
12863 connect \A \issue_i
12866 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
12868 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
12870 parameter \A_SIGNED 1'0
12871 parameter \A_WIDTH 5'11110
12872 parameter \B_SIGNED 1'0
12873 parameter \B_WIDTH 5'11110
12874 parameter \Y_WIDTH 5'11110
12880 assign \rd_wait_o 30'000000000000000000000000000000
12881 assign \rd_wait_o $42
12884 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
12886 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
12888 parameter \A_SIGNED 1'0
12889 parameter \A_WIDTH 5'11110
12890 parameter \B_SIGNED 1'0
12891 parameter \B_WIDTH 5'11110
12892 parameter \Y_WIDTH 5'11110
12893 connect \A \dst1_c_qlq_wr0_c
12894 connect \B \dst2_c_qlq_wr1_c
12897 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
12899 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
12901 parameter \A_SIGNED 1'0
12902 parameter \A_WIDTH 5'11110
12903 parameter \Y_WIDTH 5'11110
12904 connect \A \issue_i
12907 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
12909 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
12911 parameter \A_SIGNED 1'0
12912 parameter \A_WIDTH 5'11110
12913 parameter \B_SIGNED 1'0
12914 parameter \B_WIDTH 5'11110
12915 parameter \Y_WIDTH 5'11110
12921 assign \wr_wait_o 30'000000000000000000000000000000
12922 assign \wr_wait_o $48
12926 attribute \generator "nMigen"
12927 attribute \nmigen.hierarchy "top.dm11.src1_c"
12929 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
12930 wire width 1 input 0 \rst
12931 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
12932 wire width 1 input 1 \clk
12933 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
12934 wire width 30 input 2 \r_rd0_c
12935 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
12936 wire width 30 input 3 \s_rd0_c
12937 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
12938 wire width 30 output 4 \qlq_rd0_c
12939 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
12940 wire width 30 \q_int
12941 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
12942 wire width 30 \q_int$next
12943 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
12945 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
12947 parameter \A_SIGNED 1'0
12948 parameter \A_WIDTH 5'11110
12949 parameter \Y_WIDTH 5'11110
12950 connect \A \r_rd0_c
12953 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
12955 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
12957 parameter \A_SIGNED 1'0
12958 parameter \A_WIDTH 5'11110
12959 parameter \B_SIGNED 1'0
12960 parameter \B_WIDTH 5'11110
12961 parameter \Y_WIDTH 5'11110
12966 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
12968 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
12970 parameter \A_SIGNED 1'0
12971 parameter \A_WIDTH 5'11110
12972 parameter \B_SIGNED 1'0
12973 parameter \B_WIDTH 5'11110
12974 parameter \Y_WIDTH 5'11110
12976 connect \B \s_rd0_c
12980 assign \q_int$next \q_int
12981 assign \q_int$next $5
12982 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
12985 assign \q_int$next 30'000000000000000000000000000000
12988 update \q_int 30'000000000000000000000000000000
12990 update \q_int \q_int$next
12992 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
12993 wire width 30 \q_rd0_c
12994 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
12996 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
12998 parameter \A_SIGNED 1'0
12999 parameter \A_WIDTH 5'11110
13000 parameter \Y_WIDTH 5'11110
13001 connect \A \r_rd0_c
13004 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
13006 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
13008 parameter \A_SIGNED 1'0
13009 parameter \A_WIDTH 5'11110
13010 parameter \B_SIGNED 1'0
13011 parameter \B_WIDTH 5'11110
13012 parameter \Y_WIDTH 5'11110
13017 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
13019 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
13021 parameter \A_SIGNED 1'0
13022 parameter \A_WIDTH 5'11110
13023 parameter \B_SIGNED 1'0
13024 parameter \B_WIDTH 5'11110
13025 parameter \Y_WIDTH 5'11110
13027 connect \B \s_rd0_c
13031 assign \q_rd0_c 30'000000000000000000000000000000
13032 assign \q_rd0_c $11
13035 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
13036 wire width 30 \qn_rd0_c
13037 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
13039 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
13041 parameter \A_SIGNED 1'0
13042 parameter \A_WIDTH 5'11110
13043 parameter \Y_WIDTH 5'11110
13044 connect \A \q_rd0_c
13048 assign \qn_rd0_c 30'000000000000000000000000000000
13049 assign \qn_rd0_c $13
13052 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
13054 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
13056 parameter \A_SIGNED 1'0
13057 parameter \A_WIDTH 5'11110
13058 parameter \B_SIGNED 1'0
13059 parameter \B_WIDTH 5'11110
13060 parameter \Y_WIDTH 5'11110
13061 connect \A \q_rd0_c
13066 assign \qlq_rd0_c 30'000000000000000000000000000000
13067 assign \qlq_rd0_c $15
13071 attribute \generator "nMigen"
13072 attribute \nmigen.hierarchy "top.dm11.src2_c"
13074 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
13075 wire width 1 input 0 \rst
13076 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
13077 wire width 1 input 1 \clk
13078 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
13079 wire width 30 input 2 \r_rd1_c
13080 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
13081 wire width 30 input 3 \s_rd1_c
13082 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
13083 wire width 30 output 4 \qlq_rd1_c
13084 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
13085 wire width 30 \q_int
13086 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
13087 wire width 30 \q_int$next
13088 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
13090 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
13092 parameter \A_SIGNED 1'0
13093 parameter \A_WIDTH 5'11110
13094 parameter \Y_WIDTH 5'11110
13095 connect \A \r_rd1_c
13098 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
13100 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
13102 parameter \A_SIGNED 1'0
13103 parameter \A_WIDTH 5'11110
13104 parameter \B_SIGNED 1'0
13105 parameter \B_WIDTH 5'11110
13106 parameter \Y_WIDTH 5'11110
13111 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
13113 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
13115 parameter \A_SIGNED 1'0
13116 parameter \A_WIDTH 5'11110
13117 parameter \B_SIGNED 1'0
13118 parameter \B_WIDTH 5'11110
13119 parameter \Y_WIDTH 5'11110
13121 connect \B \s_rd1_c
13125 assign \q_int$next \q_int
13126 assign \q_int$next $5
13127 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
13130 assign \q_int$next 30'000000000000000000000000000000
13133 update \q_int 30'000000000000000000000000000000
13135 update \q_int \q_int$next
13137 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
13138 wire width 30 \q_rd1_c
13139 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
13141 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
13143 parameter \A_SIGNED 1'0
13144 parameter \A_WIDTH 5'11110
13145 parameter \Y_WIDTH 5'11110
13146 connect \A \r_rd1_c
13149 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
13151 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
13153 parameter \A_SIGNED 1'0
13154 parameter \A_WIDTH 5'11110
13155 parameter \B_SIGNED 1'0
13156 parameter \B_WIDTH 5'11110
13157 parameter \Y_WIDTH 5'11110
13162 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
13164 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
13166 parameter \A_SIGNED 1'0
13167 parameter \A_WIDTH 5'11110
13168 parameter \B_SIGNED 1'0
13169 parameter \B_WIDTH 5'11110
13170 parameter \Y_WIDTH 5'11110
13172 connect \B \s_rd1_c
13176 assign \q_rd1_c 30'000000000000000000000000000000
13177 assign \q_rd1_c $11
13180 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
13181 wire width 30 \qn_rd1_c
13182 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
13184 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
13186 parameter \A_SIGNED 1'0
13187 parameter \A_WIDTH 5'11110
13188 parameter \Y_WIDTH 5'11110
13189 connect \A \q_rd1_c
13193 assign \qn_rd1_c 30'000000000000000000000000000000
13194 assign \qn_rd1_c $13
13197 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
13199 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
13201 parameter \A_SIGNED 1'0
13202 parameter \A_WIDTH 5'11110
13203 parameter \B_SIGNED 1'0
13204 parameter \B_WIDTH 5'11110
13205 parameter \Y_WIDTH 5'11110
13206 connect \A \q_rd1_c
13211 assign \qlq_rd1_c 30'000000000000000000000000000000
13212 assign \qlq_rd1_c $15
13216 attribute \generator "nMigen"
13217 attribute \nmigen.hierarchy "top.dm11.src3_c"
13219 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
13220 wire width 1 input 0 \rst
13221 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
13222 wire width 1 input 1 \clk
13223 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
13224 wire width 30 input 2 \r_rd2_c
13225 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
13226 wire width 30 input 3 \s_rd2_c
13227 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
13228 wire width 30 output 4 \qlq_rd2_c
13229 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
13230 wire width 30 \q_int
13231 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
13232 wire width 30 \q_int$next
13233 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
13235 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
13237 parameter \A_SIGNED 1'0
13238 parameter \A_WIDTH 5'11110
13239 parameter \Y_WIDTH 5'11110
13240 connect \A \r_rd2_c
13243 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
13245 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
13247 parameter \A_SIGNED 1'0
13248 parameter \A_WIDTH 5'11110
13249 parameter \B_SIGNED 1'0
13250 parameter \B_WIDTH 5'11110
13251 parameter \Y_WIDTH 5'11110
13256 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
13258 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
13260 parameter \A_SIGNED 1'0
13261 parameter \A_WIDTH 5'11110
13262 parameter \B_SIGNED 1'0
13263 parameter \B_WIDTH 5'11110
13264 parameter \Y_WIDTH 5'11110
13266 connect \B \s_rd2_c
13270 assign \q_int$next \q_int
13271 assign \q_int$next $5
13272 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
13275 assign \q_int$next 30'000000000000000000000000000000
13278 update \q_int 30'000000000000000000000000000000
13280 update \q_int \q_int$next
13282 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
13283 wire width 30 \q_rd2_c
13284 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
13286 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
13288 parameter \A_SIGNED 1'0
13289 parameter \A_WIDTH 5'11110
13290 parameter \Y_WIDTH 5'11110
13291 connect \A \r_rd2_c
13294 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
13296 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
13298 parameter \A_SIGNED 1'0
13299 parameter \A_WIDTH 5'11110
13300 parameter \B_SIGNED 1'0
13301 parameter \B_WIDTH 5'11110
13302 parameter \Y_WIDTH 5'11110
13307 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
13309 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
13311 parameter \A_SIGNED 1'0
13312 parameter \A_WIDTH 5'11110
13313 parameter \B_SIGNED 1'0
13314 parameter \B_WIDTH 5'11110
13315 parameter \Y_WIDTH 5'11110
13317 connect \B \s_rd2_c
13321 assign \q_rd2_c 30'000000000000000000000000000000
13322 assign \q_rd2_c $11
13325 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
13326 wire width 30 \qn_rd2_c
13327 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
13329 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
13331 parameter \A_SIGNED 1'0
13332 parameter \A_WIDTH 5'11110
13333 parameter \Y_WIDTH 5'11110
13334 connect \A \q_rd2_c
13338 assign \qn_rd2_c 30'000000000000000000000000000000
13339 assign \qn_rd2_c $13
13342 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
13344 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
13346 parameter \A_SIGNED 1'0
13347 parameter \A_WIDTH 5'11110
13348 parameter \B_SIGNED 1'0
13349 parameter \B_WIDTH 5'11110
13350 parameter \Y_WIDTH 5'11110
13351 connect \A \q_rd2_c
13356 assign \qlq_rd2_c 30'000000000000000000000000000000
13357 assign \qlq_rd2_c $15
13361 attribute \generator "nMigen"
13362 attribute \nmigen.hierarchy "top.dm11.dst1_c"
13364 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
13365 wire width 1 input 0 \rst
13366 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
13367 wire width 1 input 1 \clk
13368 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
13369 wire width 30 input 2 \r_wr0_c
13370 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
13371 wire width 30 input 3 \s_wr0_c
13372 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
13373 wire width 30 output 4 \qlq_wr0_c
13374 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
13375 wire width 30 \q_int
13376 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
13377 wire width 30 \q_int$next
13378 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
13380 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
13382 parameter \A_SIGNED 1'0
13383 parameter \A_WIDTH 5'11110
13384 parameter \Y_WIDTH 5'11110
13385 connect \A \r_wr0_c
13388 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
13390 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
13392 parameter \A_SIGNED 1'0
13393 parameter \A_WIDTH 5'11110
13394 parameter \B_SIGNED 1'0
13395 parameter \B_WIDTH 5'11110
13396 parameter \Y_WIDTH 5'11110
13401 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
13403 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
13405 parameter \A_SIGNED 1'0
13406 parameter \A_WIDTH 5'11110
13407 parameter \B_SIGNED 1'0
13408 parameter \B_WIDTH 5'11110
13409 parameter \Y_WIDTH 5'11110
13411 connect \B \s_wr0_c
13415 assign \q_int$next \q_int
13416 assign \q_int$next $5
13417 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
13420 assign \q_int$next 30'000000000000000000000000000000
13423 update \q_int 30'000000000000000000000000000000
13425 update \q_int \q_int$next
13427 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
13428 wire width 30 \q_wr0_c
13429 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
13431 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
13433 parameter \A_SIGNED 1'0
13434 parameter \A_WIDTH 5'11110
13435 parameter \Y_WIDTH 5'11110
13436 connect \A \r_wr0_c
13439 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
13441 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
13443 parameter \A_SIGNED 1'0
13444 parameter \A_WIDTH 5'11110
13445 parameter \B_SIGNED 1'0
13446 parameter \B_WIDTH 5'11110
13447 parameter \Y_WIDTH 5'11110
13452 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
13454 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
13456 parameter \A_SIGNED 1'0
13457 parameter \A_WIDTH 5'11110
13458 parameter \B_SIGNED 1'0
13459 parameter \B_WIDTH 5'11110
13460 parameter \Y_WIDTH 5'11110
13462 connect \B \s_wr0_c
13466 assign \q_wr0_c 30'000000000000000000000000000000
13467 assign \q_wr0_c $11
13470 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
13471 wire width 30 \qn_wr0_c
13472 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
13474 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
13476 parameter \A_SIGNED 1'0
13477 parameter \A_WIDTH 5'11110
13478 parameter \Y_WIDTH 5'11110
13479 connect \A \q_wr0_c
13483 assign \qn_wr0_c 30'000000000000000000000000000000
13484 assign \qn_wr0_c $13
13487 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
13489 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
13491 parameter \A_SIGNED 1'0
13492 parameter \A_WIDTH 5'11110
13493 parameter \B_SIGNED 1'0
13494 parameter \B_WIDTH 5'11110
13495 parameter \Y_WIDTH 5'11110
13496 connect \A \q_wr0_c
13501 assign \qlq_wr0_c 30'000000000000000000000000000000
13502 assign \qlq_wr0_c $15
13506 attribute \generator "nMigen"
13507 attribute \nmigen.hierarchy "top.dm11.dst2_c"
13509 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
13510 wire width 1 input 0 \rst
13511 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
13512 wire width 1 input 1 \clk
13513 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
13514 wire width 30 input 2 \r_wr1_c
13515 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
13516 wire width 30 input 3 \s_wr1_c
13517 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
13518 wire width 30 output 4 \qlq_wr1_c
13519 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
13520 wire width 30 \q_int
13521 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
13522 wire width 30 \q_int$next
13523 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
13525 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
13527 parameter \A_SIGNED 1'0
13528 parameter \A_WIDTH 5'11110
13529 parameter \Y_WIDTH 5'11110
13530 connect \A \r_wr1_c
13533 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
13535 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
13537 parameter \A_SIGNED 1'0
13538 parameter \A_WIDTH 5'11110
13539 parameter \B_SIGNED 1'0
13540 parameter \B_WIDTH 5'11110
13541 parameter \Y_WIDTH 5'11110
13546 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
13548 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
13550 parameter \A_SIGNED 1'0
13551 parameter \A_WIDTH 5'11110
13552 parameter \B_SIGNED 1'0
13553 parameter \B_WIDTH 5'11110
13554 parameter \Y_WIDTH 5'11110
13556 connect \B \s_wr1_c
13560 assign \q_int$next \q_int
13561 assign \q_int$next $5
13562 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
13565 assign \q_int$next 30'000000000000000000000000000000
13568 update \q_int 30'000000000000000000000000000000
13570 update \q_int \q_int$next
13572 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
13573 wire width 30 \q_wr1_c
13574 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
13576 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
13578 parameter \A_SIGNED 1'0
13579 parameter \A_WIDTH 5'11110
13580 parameter \Y_WIDTH 5'11110
13581 connect \A \r_wr1_c
13584 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
13586 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
13588 parameter \A_SIGNED 1'0
13589 parameter \A_WIDTH 5'11110
13590 parameter \B_SIGNED 1'0
13591 parameter \B_WIDTH 5'11110
13592 parameter \Y_WIDTH 5'11110
13597 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
13599 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
13601 parameter \A_SIGNED 1'0
13602 parameter \A_WIDTH 5'11110
13603 parameter \B_SIGNED 1'0
13604 parameter \B_WIDTH 5'11110
13605 parameter \Y_WIDTH 5'11110
13607 connect \B \s_wr1_c
13611 assign \q_wr1_c 30'000000000000000000000000000000
13612 assign \q_wr1_c $11
13615 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
13616 wire width 30 \qn_wr1_c
13617 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
13619 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
13621 parameter \A_SIGNED 1'0
13622 parameter \A_WIDTH 5'11110
13623 parameter \Y_WIDTH 5'11110
13624 connect \A \q_wr1_c
13628 assign \qn_wr1_c 30'000000000000000000000000000000
13629 assign \qn_wr1_c $13
13632 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
13634 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
13636 parameter \A_SIGNED 1'0
13637 parameter \A_WIDTH 5'11110
13638 parameter \B_SIGNED 1'0
13639 parameter \B_WIDTH 5'11110
13640 parameter \Y_WIDTH 5'11110
13641 connect \A \q_wr1_c
13646 assign \qlq_wr1_c 30'000000000000000000000000000000
13647 assign \qlq_wr1_c $15
13651 attribute \generator "nMigen"
13652 attribute \nmigen.hierarchy "top.dm11"
13654 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:39"
13655 wire width 30 output 0 \rd_wait_o
13656 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
13657 wire width 30 output 1 \wr_wait_o
13658 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
13659 wire width 30 input 2 \issue_i
13660 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
13661 wire width 30 input 3 \go_die_i
13662 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
13663 wire width 30 input 4 \gord1_i
13664 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
13665 wire width 30 input 5 \gord2_i
13666 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
13667 wire width 30 input 6 \gord3_i
13668 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
13669 wire width 30 input 7 \gowr1_i
13670 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
13671 wire width 30 input 8 \gowr2_i
13672 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:19"
13673 wire width 30 input 9 \rd_pend_i
13674 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:20"
13675 wire width 30 input 10 \wr_pend_i
13676 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
13677 wire width 1 input 11 \rst
13678 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
13679 wire width 1 input 12 \clk
13680 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
13681 wire width 30 \src1_c_r_rd0_c
13682 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
13683 wire width 30 \src1_c_s_rd0_c
13684 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
13685 wire width 30 \src1_c_qlq_rd0_c
13686 cell \src1_c$51 \src1_c
13689 connect \r_rd0_c \src1_c_r_rd0_c
13690 connect \s_rd0_c \src1_c_s_rd0_c
13691 connect \qlq_rd0_c \src1_c_qlq_rd0_c
13693 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
13694 wire width 30 \src2_c_r_rd1_c
13695 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
13696 wire width 30 \src2_c_s_rd1_c
13697 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
13698 wire width 30 \src2_c_qlq_rd1_c
13699 cell \src2_c$52 \src2_c
13702 connect \r_rd1_c \src2_c_r_rd1_c
13703 connect \s_rd1_c \src2_c_s_rd1_c
13704 connect \qlq_rd1_c \src2_c_qlq_rd1_c
13706 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
13707 wire width 30 \src3_c_r_rd2_c
13708 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
13709 wire width 30 \src3_c_s_rd2_c
13710 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
13711 wire width 30 \src3_c_qlq_rd2_c
13712 cell \src3_c$53 \src3_c
13715 connect \r_rd2_c \src3_c_r_rd2_c
13716 connect \s_rd2_c \src3_c_s_rd2_c
13717 connect \qlq_rd2_c \src3_c_qlq_rd2_c
13719 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
13720 wire width 30 \dst1_c_r_wr0_c
13721 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
13722 wire width 30 \dst1_c_s_wr0_c
13723 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
13724 wire width 30 \dst1_c_qlq_wr0_c
13725 cell \dst1_c$54 \dst1_c
13728 connect \r_wr0_c \dst1_c_r_wr0_c
13729 connect \s_wr0_c \dst1_c_s_wr0_c
13730 connect \qlq_wr0_c \dst1_c_qlq_wr0_c
13732 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
13733 wire width 30 \dst2_c_r_wr1_c
13734 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
13735 wire width 30 \dst2_c_s_wr1_c
13736 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
13737 wire width 30 \dst2_c_qlq_wr1_c
13738 cell \dst2_c$55 \dst2_c
13741 connect \r_wr1_c \dst2_c_r_wr1_c
13742 connect \s_wr1_c \dst2_c_s_wr1_c
13743 connect \qlq_wr1_c \dst2_c_qlq_wr1_c
13745 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
13747 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
13749 parameter \A_SIGNED 1'0
13750 parameter \A_WIDTH 5'11110
13751 parameter \B_SIGNED 1'0
13752 parameter \B_WIDTH 5'11110
13753 parameter \Y_WIDTH 5'11110
13754 connect \A \gowr1_i
13755 connect \B \go_die_i
13759 assign \dst1_c_r_wr0_c 30'111111111111111111111111111111
13760 assign \dst1_c_r_wr0_c $1
13763 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
13765 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
13767 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
13769 parameter \A_SIGNED 1'0
13770 parameter \A_WIDTH 5'11110
13771 parameter \B_SIGNED 1'0
13772 parameter \B_WIDTH 5'11110
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13774 connect \A \issue_i
13775 connect \B \wr_pend_i
13778 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
13780 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
13782 parameter \A_SIGNED 1'1
13783 parameter \A_WIDTH 5'11110
13784 parameter \B_SIGNED 1'1
13785 parameter \B_WIDTH 5'11110
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13788 connect \B 30'111111111111111111011111111111
13793 assign \dst1_c_s_wr0_c 30'000000000000000000000000000000
13794 assign \dst1_c_s_wr0_c $3 [29:0]
13797 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
13799 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
13801 parameter \A_SIGNED 1'0
13802 parameter \A_WIDTH 5'11110
13803 parameter \B_SIGNED 1'0
13804 parameter \B_WIDTH 5'11110
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13806 connect \A \gowr2_i
13807 connect \B \go_die_i
13811 assign \dst2_c_r_wr1_c 30'111111111111111111111111111111
13812 assign \dst2_c_r_wr1_c $8
13815 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
13817 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
13819 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
13821 parameter \A_SIGNED 1'0
13822 parameter \A_WIDTH 5'11110
13823 parameter \B_SIGNED 1'0
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13827 connect \B \wr_pend_i
13830 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
13832 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
13834 parameter \A_SIGNED 1'1
13835 parameter \A_WIDTH 5'11110
13836 parameter \B_SIGNED 1'1
13837 parameter \B_WIDTH 5'11110
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13840 connect \B 30'111111111111111111011111111111
13845 assign \dst2_c_s_wr1_c 30'000000000000000000000000000000
13846 assign \dst2_c_s_wr1_c $10 [29:0]
13849 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
13851 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
13853 parameter \A_SIGNED 1'0
13854 parameter \A_WIDTH 5'11110
13855 parameter \B_SIGNED 1'0
13856 parameter \B_WIDTH 5'11110
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13858 connect \A \gord1_i
13859 connect \B \go_die_i
13863 assign \src1_c_r_rd0_c 30'111111111111111111111111111111
13864 assign \src1_c_r_rd0_c $15
13867 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
13869 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
13871 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
13873 parameter \A_SIGNED 1'0
13874 parameter \A_WIDTH 5'11110
13875 parameter \B_SIGNED 1'0
13876 parameter \B_WIDTH 5'11110
13877 parameter \Y_WIDTH 5'11110
13878 connect \A \issue_i
13879 connect \B \rd_pend_i
13882 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
13884 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
13886 parameter \A_SIGNED 1'1
13887 parameter \A_WIDTH 5'11110
13888 parameter \B_SIGNED 1'1
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13892 connect \B 30'111111111111111111011111111111
13897 assign \src1_c_s_rd0_c 30'000000000000000000000000000000
13898 assign \src1_c_s_rd0_c $17 [29:0]
13901 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
13903 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
13905 parameter \A_SIGNED 1'0
13906 parameter \A_WIDTH 5'11110
13907 parameter \B_SIGNED 1'0
13908 parameter \B_WIDTH 5'11110
13909 parameter \Y_WIDTH 5'11110
13910 connect \A \gord2_i
13911 connect \B \go_die_i
13915 assign \src2_c_r_rd1_c 30'111111111111111111111111111111
13916 assign \src2_c_r_rd1_c $22
13919 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
13921 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
13923 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
13925 parameter \A_SIGNED 1'0
13926 parameter \A_WIDTH 5'11110
13927 parameter \B_SIGNED 1'0
13928 parameter \B_WIDTH 5'11110
13929 parameter \Y_WIDTH 5'11110
13930 connect \A \issue_i
13931 connect \B \rd_pend_i
13934 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
13936 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
13938 parameter \A_SIGNED 1'1
13939 parameter \A_WIDTH 5'11110
13940 parameter \B_SIGNED 1'1
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13944 connect \B 30'111111111111111111011111111111
13949 assign \src2_c_s_rd1_c 30'000000000000000000000000000000
13950 assign \src2_c_s_rd1_c $24 [29:0]
13953 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
13955 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
13957 parameter \A_SIGNED 1'0
13958 parameter \A_WIDTH 5'11110
13959 parameter \B_SIGNED 1'0
13960 parameter \B_WIDTH 5'11110
13961 parameter \Y_WIDTH 5'11110
13962 connect \A \gord3_i
13963 connect \B \go_die_i
13967 assign \src3_c_r_rd2_c 30'111111111111111111111111111111
13968 assign \src3_c_r_rd2_c $29
13971 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
13973 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
13975 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
13977 parameter \A_SIGNED 1'0
13978 parameter \A_WIDTH 5'11110
13979 parameter \B_SIGNED 1'0
13980 parameter \B_WIDTH 5'11110
13981 parameter \Y_WIDTH 5'11110
13982 connect \A \issue_i
13983 connect \B \rd_pend_i
13986 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
13988 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
13990 parameter \A_SIGNED 1'1
13991 parameter \A_WIDTH 5'11110
13992 parameter \B_SIGNED 1'1
13993 parameter \B_WIDTH 5'11110
13994 parameter \Y_WIDTH 5'11111
13996 connect \B 30'111111111111111111011111111111
14001 assign \src3_c_s_rd2_c 30'000000000000000000000000000000
14002 assign \src3_c_s_rd2_c $31 [29:0]
14005 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
14007 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
14009 parameter \A_SIGNED 1'0
14010 parameter \A_WIDTH 5'11110
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14014 connect \A \src1_c_qlq_rd0_c
14015 connect \B \src2_c_qlq_rd1_c
14018 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
14020 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
14022 parameter \A_SIGNED 1'0
14023 parameter \A_WIDTH 5'11110
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14028 connect \B \src3_c_qlq_rd2_c
14031 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
14033 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
14035 parameter \A_SIGNED 1'0
14036 parameter \A_WIDTH 5'11110
14037 parameter \Y_WIDTH 5'11110
14038 connect \A \issue_i
14041 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
14043 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
14045 parameter \A_SIGNED 1'0
14046 parameter \A_WIDTH 5'11110
14047 parameter \B_SIGNED 1'0
14048 parameter \B_WIDTH 5'11110
14049 parameter \Y_WIDTH 5'11110
14055 assign \rd_wait_o 30'000000000000000000000000000000
14056 assign \rd_wait_o $42
14059 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
14061 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
14063 parameter \A_SIGNED 1'0
14064 parameter \A_WIDTH 5'11110
14065 parameter \B_SIGNED 1'0
14066 parameter \B_WIDTH 5'11110
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14068 connect \A \dst1_c_qlq_wr0_c
14069 connect \B \dst2_c_qlq_wr1_c
14072 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
14074 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
14076 parameter \A_SIGNED 1'0
14077 parameter \A_WIDTH 5'11110
14078 parameter \Y_WIDTH 5'11110
14079 connect \A \issue_i
14082 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
14084 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
14086 parameter \A_SIGNED 1'0
14087 parameter \A_WIDTH 5'11110
14088 parameter \B_SIGNED 1'0
14089 parameter \B_WIDTH 5'11110
14090 parameter \Y_WIDTH 5'11110
14096 assign \wr_wait_o 30'000000000000000000000000000000
14097 assign \wr_wait_o $48
14101 attribute \generator "nMigen"
14102 attribute \nmigen.hierarchy "top.dm12.src1_c"
14104 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
14105 wire width 1 input 0 \rst
14106 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
14107 wire width 1 input 1 \clk
14108 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
14109 wire width 30 input 2 \r_rd0_c
14110 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
14111 wire width 30 input 3 \s_rd0_c
14112 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
14113 wire width 30 output 4 \qlq_rd0_c
14114 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
14115 wire width 30 \q_int
14116 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
14117 wire width 30 \q_int$next
14118 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
14120 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
14122 parameter \A_SIGNED 1'0
14123 parameter \A_WIDTH 5'11110
14124 parameter \Y_WIDTH 5'11110
14125 connect \A \r_rd0_c
14128 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
14130 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
14132 parameter \A_SIGNED 1'0
14133 parameter \A_WIDTH 5'11110
14134 parameter \B_SIGNED 1'0
14135 parameter \B_WIDTH 5'11110
14136 parameter \Y_WIDTH 5'11110
14141 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
14143 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
14145 parameter \A_SIGNED 1'0
14146 parameter \A_WIDTH 5'11110
14147 parameter \B_SIGNED 1'0
14148 parameter \B_WIDTH 5'11110
14149 parameter \Y_WIDTH 5'11110
14151 connect \B \s_rd0_c
14155 assign \q_int$next \q_int
14156 assign \q_int$next $5
14157 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
14160 assign \q_int$next 30'000000000000000000000000000000
14163 update \q_int 30'000000000000000000000000000000
14165 update \q_int \q_int$next
14167 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
14168 wire width 30 \q_rd0_c
14169 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
14171 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
14173 parameter \A_SIGNED 1'0
14174 parameter \A_WIDTH 5'11110
14175 parameter \Y_WIDTH 5'11110
14176 connect \A \r_rd0_c
14179 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
14181 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
14183 parameter \A_SIGNED 1'0
14184 parameter \A_WIDTH 5'11110
14185 parameter \B_SIGNED 1'0
14186 parameter \B_WIDTH 5'11110
14187 parameter \Y_WIDTH 5'11110
14192 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
14194 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
14196 parameter \A_SIGNED 1'0
14197 parameter \A_WIDTH 5'11110
14198 parameter \B_SIGNED 1'0
14199 parameter \B_WIDTH 5'11110
14200 parameter \Y_WIDTH 5'11110
14202 connect \B \s_rd0_c
14206 assign \q_rd0_c 30'000000000000000000000000000000
14207 assign \q_rd0_c $11
14210 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
14211 wire width 30 \qn_rd0_c
14212 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
14214 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
14216 parameter \A_SIGNED 1'0
14217 parameter \A_WIDTH 5'11110
14218 parameter \Y_WIDTH 5'11110
14219 connect \A \q_rd0_c
14223 assign \qn_rd0_c 30'000000000000000000000000000000
14224 assign \qn_rd0_c $13
14227 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
14229 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
14231 parameter \A_SIGNED 1'0
14232 parameter \A_WIDTH 5'11110
14233 parameter \B_SIGNED 1'0
14234 parameter \B_WIDTH 5'11110
14235 parameter \Y_WIDTH 5'11110
14236 connect \A \q_rd0_c
14241 assign \qlq_rd0_c 30'000000000000000000000000000000
14242 assign \qlq_rd0_c $15
14246 attribute \generator "nMigen"
14247 attribute \nmigen.hierarchy "top.dm12.src2_c"
14249 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
14250 wire width 1 input 0 \rst
14251 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
14252 wire width 1 input 1 \clk
14253 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
14254 wire width 30 input 2 \r_rd1_c
14255 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
14256 wire width 30 input 3 \s_rd1_c
14257 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
14258 wire width 30 output 4 \qlq_rd1_c
14259 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
14260 wire width 30 \q_int
14261 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
14262 wire width 30 \q_int$next
14263 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
14265 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
14267 parameter \A_SIGNED 1'0
14268 parameter \A_WIDTH 5'11110
14269 parameter \Y_WIDTH 5'11110
14270 connect \A \r_rd1_c
14273 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
14275 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
14277 parameter \A_SIGNED 1'0
14278 parameter \A_WIDTH 5'11110
14279 parameter \B_SIGNED 1'0
14280 parameter \B_WIDTH 5'11110
14281 parameter \Y_WIDTH 5'11110
14286 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
14288 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
14290 parameter \A_SIGNED 1'0
14291 parameter \A_WIDTH 5'11110
14292 parameter \B_SIGNED 1'0
14293 parameter \B_WIDTH 5'11110
14294 parameter \Y_WIDTH 5'11110
14296 connect \B \s_rd1_c
14300 assign \q_int$next \q_int
14301 assign \q_int$next $5
14302 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
14305 assign \q_int$next 30'000000000000000000000000000000
14308 update \q_int 30'000000000000000000000000000000
14310 update \q_int \q_int$next
14312 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
14313 wire width 30 \q_rd1_c
14314 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
14316 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
14318 parameter \A_SIGNED 1'0
14319 parameter \A_WIDTH 5'11110
14320 parameter \Y_WIDTH 5'11110
14321 connect \A \r_rd1_c
14324 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
14326 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
14328 parameter \A_SIGNED 1'0
14329 parameter \A_WIDTH 5'11110
14330 parameter \B_SIGNED 1'0
14331 parameter \B_WIDTH 5'11110
14332 parameter \Y_WIDTH 5'11110
14337 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
14339 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
14341 parameter \A_SIGNED 1'0
14342 parameter \A_WIDTH 5'11110
14343 parameter \B_SIGNED 1'0
14344 parameter \B_WIDTH 5'11110
14345 parameter \Y_WIDTH 5'11110
14347 connect \B \s_rd1_c
14351 assign \q_rd1_c 30'000000000000000000000000000000
14352 assign \q_rd1_c $11
14355 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
14356 wire width 30 \qn_rd1_c
14357 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
14359 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
14361 parameter \A_SIGNED 1'0
14362 parameter \A_WIDTH 5'11110
14363 parameter \Y_WIDTH 5'11110
14364 connect \A \q_rd1_c
14368 assign \qn_rd1_c 30'000000000000000000000000000000
14369 assign \qn_rd1_c $13
14372 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
14374 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
14376 parameter \A_SIGNED 1'0
14377 parameter \A_WIDTH 5'11110
14378 parameter \B_SIGNED 1'0
14379 parameter \B_WIDTH 5'11110
14380 parameter \Y_WIDTH 5'11110
14381 connect \A \q_rd1_c
14386 assign \qlq_rd1_c 30'000000000000000000000000000000
14387 assign \qlq_rd1_c $15
14391 attribute \generator "nMigen"
14392 attribute \nmigen.hierarchy "top.dm12.src3_c"
14394 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
14395 wire width 1 input 0 \rst
14396 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
14397 wire width 1 input 1 \clk
14398 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
14399 wire width 30 input 2 \r_rd2_c
14400 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
14401 wire width 30 input 3 \s_rd2_c
14402 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
14403 wire width 30 output 4 \qlq_rd2_c
14404 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
14405 wire width 30 \q_int
14406 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
14407 wire width 30 \q_int$next
14408 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
14410 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
14412 parameter \A_SIGNED 1'0
14413 parameter \A_WIDTH 5'11110
14414 parameter \Y_WIDTH 5'11110
14415 connect \A \r_rd2_c
14418 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
14420 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
14422 parameter \A_SIGNED 1'0
14423 parameter \A_WIDTH 5'11110
14424 parameter \B_SIGNED 1'0
14425 parameter \B_WIDTH 5'11110
14426 parameter \Y_WIDTH 5'11110
14431 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
14433 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
14435 parameter \A_SIGNED 1'0
14436 parameter \A_WIDTH 5'11110
14437 parameter \B_SIGNED 1'0
14438 parameter \B_WIDTH 5'11110
14439 parameter \Y_WIDTH 5'11110
14441 connect \B \s_rd2_c
14445 assign \q_int$next \q_int
14446 assign \q_int$next $5
14447 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
14450 assign \q_int$next 30'000000000000000000000000000000
14453 update \q_int 30'000000000000000000000000000000
14455 update \q_int \q_int$next
14457 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
14458 wire width 30 \q_rd2_c
14459 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
14461 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
14463 parameter \A_SIGNED 1'0
14464 parameter \A_WIDTH 5'11110
14465 parameter \Y_WIDTH 5'11110
14466 connect \A \r_rd2_c
14469 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
14471 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
14473 parameter \A_SIGNED 1'0
14474 parameter \A_WIDTH 5'11110
14475 parameter \B_SIGNED 1'0
14476 parameter \B_WIDTH 5'11110
14477 parameter \Y_WIDTH 5'11110
14482 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
14484 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
14486 parameter \A_SIGNED 1'0
14487 parameter \A_WIDTH 5'11110
14488 parameter \B_SIGNED 1'0
14489 parameter \B_WIDTH 5'11110
14490 parameter \Y_WIDTH 5'11110
14492 connect \B \s_rd2_c
14496 assign \q_rd2_c 30'000000000000000000000000000000
14497 assign \q_rd2_c $11
14500 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
14501 wire width 30 \qn_rd2_c
14502 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
14504 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
14506 parameter \A_SIGNED 1'0
14507 parameter \A_WIDTH 5'11110
14508 parameter \Y_WIDTH 5'11110
14509 connect \A \q_rd2_c
14513 assign \qn_rd2_c 30'000000000000000000000000000000
14514 assign \qn_rd2_c $13
14517 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
14519 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
14521 parameter \A_SIGNED 1'0
14522 parameter \A_WIDTH 5'11110
14523 parameter \B_SIGNED 1'0
14524 parameter \B_WIDTH 5'11110
14525 parameter \Y_WIDTH 5'11110
14526 connect \A \q_rd2_c
14531 assign \qlq_rd2_c 30'000000000000000000000000000000
14532 assign \qlq_rd2_c $15
14536 attribute \generator "nMigen"
14537 attribute \nmigen.hierarchy "top.dm12.dst1_c"
14539 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
14540 wire width 1 input 0 \rst
14541 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
14542 wire width 1 input 1 \clk
14543 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
14544 wire width 30 input 2 \r_wr0_c
14545 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
14546 wire width 30 input 3 \s_wr0_c
14547 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
14548 wire width 30 output 4 \qlq_wr0_c
14549 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
14550 wire width 30 \q_int
14551 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
14552 wire width 30 \q_int$next
14553 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
14555 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
14557 parameter \A_SIGNED 1'0
14558 parameter \A_WIDTH 5'11110
14559 parameter \Y_WIDTH 5'11110
14560 connect \A \r_wr0_c
14563 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
14565 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
14567 parameter \A_SIGNED 1'0
14568 parameter \A_WIDTH 5'11110
14569 parameter \B_SIGNED 1'0
14570 parameter \B_WIDTH 5'11110
14571 parameter \Y_WIDTH 5'11110
14576 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
14578 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
14580 parameter \A_SIGNED 1'0
14581 parameter \A_WIDTH 5'11110
14582 parameter \B_SIGNED 1'0
14583 parameter \B_WIDTH 5'11110
14584 parameter \Y_WIDTH 5'11110
14586 connect \B \s_wr0_c
14590 assign \q_int$next \q_int
14591 assign \q_int$next $5
14592 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
14595 assign \q_int$next 30'000000000000000000000000000000
14598 update \q_int 30'000000000000000000000000000000
14600 update \q_int \q_int$next
14602 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
14603 wire width 30 \q_wr0_c
14604 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
14606 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
14608 parameter \A_SIGNED 1'0
14609 parameter \A_WIDTH 5'11110
14610 parameter \Y_WIDTH 5'11110
14611 connect \A \r_wr0_c
14614 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
14616 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
14618 parameter \A_SIGNED 1'0
14619 parameter \A_WIDTH 5'11110
14620 parameter \B_SIGNED 1'0
14621 parameter \B_WIDTH 5'11110
14622 parameter \Y_WIDTH 5'11110
14627 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
14629 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
14631 parameter \A_SIGNED 1'0
14632 parameter \A_WIDTH 5'11110
14633 parameter \B_SIGNED 1'0
14634 parameter \B_WIDTH 5'11110
14635 parameter \Y_WIDTH 5'11110
14637 connect \B \s_wr0_c
14641 assign \q_wr0_c 30'000000000000000000000000000000
14642 assign \q_wr0_c $11
14645 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
14646 wire width 30 \qn_wr0_c
14647 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
14649 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
14651 parameter \A_SIGNED 1'0
14652 parameter \A_WIDTH 5'11110
14653 parameter \Y_WIDTH 5'11110
14654 connect \A \q_wr0_c
14658 assign \qn_wr0_c 30'000000000000000000000000000000
14659 assign \qn_wr0_c $13
14662 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
14664 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
14666 parameter \A_SIGNED 1'0
14667 parameter \A_WIDTH 5'11110
14668 parameter \B_SIGNED 1'0
14669 parameter \B_WIDTH 5'11110
14670 parameter \Y_WIDTH 5'11110
14671 connect \A \q_wr0_c
14676 assign \qlq_wr0_c 30'000000000000000000000000000000
14677 assign \qlq_wr0_c $15
14681 attribute \generator "nMigen"
14682 attribute \nmigen.hierarchy "top.dm12.dst2_c"
14684 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
14685 wire width 1 input 0 \rst
14686 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
14687 wire width 1 input 1 \clk
14688 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
14689 wire width 30 input 2 \r_wr1_c
14690 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
14691 wire width 30 input 3 \s_wr1_c
14692 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
14693 wire width 30 output 4 \qlq_wr1_c
14694 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
14695 wire width 30 \q_int
14696 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
14697 wire width 30 \q_int$next
14698 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
14700 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
14702 parameter \A_SIGNED 1'0
14703 parameter \A_WIDTH 5'11110
14704 parameter \Y_WIDTH 5'11110
14705 connect \A \r_wr1_c
14708 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
14710 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
14712 parameter \A_SIGNED 1'0
14713 parameter \A_WIDTH 5'11110
14714 parameter \B_SIGNED 1'0
14715 parameter \B_WIDTH 5'11110
14716 parameter \Y_WIDTH 5'11110
14721 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
14723 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
14725 parameter \A_SIGNED 1'0
14726 parameter \A_WIDTH 5'11110
14727 parameter \B_SIGNED 1'0
14728 parameter \B_WIDTH 5'11110
14729 parameter \Y_WIDTH 5'11110
14731 connect \B \s_wr1_c
14735 assign \q_int$next \q_int
14736 assign \q_int$next $5
14737 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
14740 assign \q_int$next 30'000000000000000000000000000000
14743 update \q_int 30'000000000000000000000000000000
14745 update \q_int \q_int$next
14747 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
14748 wire width 30 \q_wr1_c
14749 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
14751 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
14753 parameter \A_SIGNED 1'0
14754 parameter \A_WIDTH 5'11110
14755 parameter \Y_WIDTH 5'11110
14756 connect \A \r_wr1_c
14759 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
14761 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
14763 parameter \A_SIGNED 1'0
14764 parameter \A_WIDTH 5'11110
14765 parameter \B_SIGNED 1'0
14766 parameter \B_WIDTH 5'11110
14767 parameter \Y_WIDTH 5'11110
14772 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
14774 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
14776 parameter \A_SIGNED 1'0
14777 parameter \A_WIDTH 5'11110
14778 parameter \B_SIGNED 1'0
14779 parameter \B_WIDTH 5'11110
14780 parameter \Y_WIDTH 5'11110
14782 connect \B \s_wr1_c
14786 assign \q_wr1_c 30'000000000000000000000000000000
14787 assign \q_wr1_c $11
14790 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
14791 wire width 30 \qn_wr1_c
14792 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
14794 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
14796 parameter \A_SIGNED 1'0
14797 parameter \A_WIDTH 5'11110
14798 parameter \Y_WIDTH 5'11110
14799 connect \A \q_wr1_c
14803 assign \qn_wr1_c 30'000000000000000000000000000000
14804 assign \qn_wr1_c $13
14807 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
14809 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
14811 parameter \A_SIGNED 1'0
14812 parameter \A_WIDTH 5'11110
14813 parameter \B_SIGNED 1'0
14814 parameter \B_WIDTH 5'11110
14815 parameter \Y_WIDTH 5'11110
14816 connect \A \q_wr1_c
14821 assign \qlq_wr1_c 30'000000000000000000000000000000
14822 assign \qlq_wr1_c $15
14826 attribute \generator "nMigen"
14827 attribute \nmigen.hierarchy "top.dm12"
14829 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:39"
14830 wire width 30 output 0 \rd_wait_o
14831 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
14832 wire width 30 output 1 \wr_wait_o
14833 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
14834 wire width 30 input 2 \issue_i
14835 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
14836 wire width 30 input 3 \go_die_i
14837 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
14838 wire width 30 input 4 \gord1_i
14839 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
14840 wire width 30 input 5 \gord2_i
14841 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
14842 wire width 30 input 6 \gord3_i
14843 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
14844 wire width 30 input 7 \gowr1_i
14845 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
14846 wire width 30 input 8 \gowr2_i
14847 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:19"
14848 wire width 30 input 9 \rd_pend_i
14849 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:20"
14850 wire width 30 input 10 \wr_pend_i
14851 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
14852 wire width 1 input 11 \rst
14853 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
14854 wire width 1 input 12 \clk
14855 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
14856 wire width 30 \src1_c_r_rd0_c
14857 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
14858 wire width 30 \src1_c_s_rd0_c
14859 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
14860 wire width 30 \src1_c_qlq_rd0_c
14861 cell \src1_c$56 \src1_c
14864 connect \r_rd0_c \src1_c_r_rd0_c
14865 connect \s_rd0_c \src1_c_s_rd0_c
14866 connect \qlq_rd0_c \src1_c_qlq_rd0_c
14868 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
14869 wire width 30 \src2_c_r_rd1_c
14870 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
14871 wire width 30 \src2_c_s_rd1_c
14872 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
14873 wire width 30 \src2_c_qlq_rd1_c
14874 cell \src2_c$57 \src2_c
14877 connect \r_rd1_c \src2_c_r_rd1_c
14878 connect \s_rd1_c \src2_c_s_rd1_c
14879 connect \qlq_rd1_c \src2_c_qlq_rd1_c
14881 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
14882 wire width 30 \src3_c_r_rd2_c
14883 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
14884 wire width 30 \src3_c_s_rd2_c
14885 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
14886 wire width 30 \src3_c_qlq_rd2_c
14887 cell \src3_c$58 \src3_c
14890 connect \r_rd2_c \src3_c_r_rd2_c
14891 connect \s_rd2_c \src3_c_s_rd2_c
14892 connect \qlq_rd2_c \src3_c_qlq_rd2_c
14894 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
14895 wire width 30 \dst1_c_r_wr0_c
14896 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
14897 wire width 30 \dst1_c_s_wr0_c
14898 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
14899 wire width 30 \dst1_c_qlq_wr0_c
14900 cell \dst1_c$59 \dst1_c
14903 connect \r_wr0_c \dst1_c_r_wr0_c
14904 connect \s_wr0_c \dst1_c_s_wr0_c
14905 connect \qlq_wr0_c \dst1_c_qlq_wr0_c
14907 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
14908 wire width 30 \dst2_c_r_wr1_c
14909 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
14910 wire width 30 \dst2_c_s_wr1_c
14911 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
14912 wire width 30 \dst2_c_qlq_wr1_c
14913 cell \dst2_c$60 \dst2_c
14916 connect \r_wr1_c \dst2_c_r_wr1_c
14917 connect \s_wr1_c \dst2_c_s_wr1_c
14918 connect \qlq_wr1_c \dst2_c_qlq_wr1_c
14920 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
14922 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
14924 parameter \A_SIGNED 1'0
14925 parameter \A_WIDTH 5'11110
14926 parameter \B_SIGNED 1'0
14927 parameter \B_WIDTH 5'11110
14928 parameter \Y_WIDTH 5'11110
14929 connect \A \gowr1_i
14930 connect \B \go_die_i
14934 assign \dst1_c_r_wr0_c 30'111111111111111111111111111111
14935 assign \dst1_c_r_wr0_c $1
14938 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
14940 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
14942 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
14944 parameter \A_SIGNED 1'0
14945 parameter \A_WIDTH 5'11110
14946 parameter \B_SIGNED 1'0
14947 parameter \B_WIDTH 5'11110
14948 parameter \Y_WIDTH 5'11110
14949 connect \A \issue_i
14950 connect \B \wr_pend_i
14953 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
14955 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
14957 parameter \A_SIGNED 1'1
14958 parameter \A_WIDTH 5'11110
14959 parameter \B_SIGNED 1'1
14960 parameter \B_WIDTH 5'11110
14961 parameter \Y_WIDTH 5'11111
14963 connect \B 30'111111111111111110111111111111
14968 assign \dst1_c_s_wr0_c 30'000000000000000000000000000000
14969 assign \dst1_c_s_wr0_c $3 [29:0]
14972 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
14974 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
14976 parameter \A_SIGNED 1'0
14977 parameter \A_WIDTH 5'11110
14978 parameter \B_SIGNED 1'0
14979 parameter \B_WIDTH 5'11110
14980 parameter \Y_WIDTH 5'11110
14981 connect \A \gowr2_i
14982 connect \B \go_die_i
14986 assign \dst2_c_r_wr1_c 30'111111111111111111111111111111
14987 assign \dst2_c_r_wr1_c $8
14990 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
14992 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
14994 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
14996 parameter \A_SIGNED 1'0
14997 parameter \A_WIDTH 5'11110
14998 parameter \B_SIGNED 1'0
14999 parameter \B_WIDTH 5'11110
15000 parameter \Y_WIDTH 5'11110
15001 connect \A \issue_i
15002 connect \B \wr_pend_i
15005 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
15007 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
15009 parameter \A_SIGNED 1'1
15010 parameter \A_WIDTH 5'11110
15011 parameter \B_SIGNED 1'1
15012 parameter \B_WIDTH 5'11110
15013 parameter \Y_WIDTH 5'11111
15015 connect \B 30'111111111111111110111111111111
15020 assign \dst2_c_s_wr1_c 30'000000000000000000000000000000
15021 assign \dst2_c_s_wr1_c $10 [29:0]
15024 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
15026 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
15028 parameter \A_SIGNED 1'0
15029 parameter \A_WIDTH 5'11110
15030 parameter \B_SIGNED 1'0
15031 parameter \B_WIDTH 5'11110
15032 parameter \Y_WIDTH 5'11110
15033 connect \A \gord1_i
15034 connect \B \go_die_i
15038 assign \src1_c_r_rd0_c 30'111111111111111111111111111111
15039 assign \src1_c_r_rd0_c $15
15042 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
15044 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
15046 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
15048 parameter \A_SIGNED 1'0
15049 parameter \A_WIDTH 5'11110
15050 parameter \B_SIGNED 1'0
15051 parameter \B_WIDTH 5'11110
15052 parameter \Y_WIDTH 5'11110
15053 connect \A \issue_i
15054 connect \B \rd_pend_i
15057 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
15059 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
15061 parameter \A_SIGNED 1'1
15062 parameter \A_WIDTH 5'11110
15063 parameter \B_SIGNED 1'1
15064 parameter \B_WIDTH 5'11110
15065 parameter \Y_WIDTH 5'11111
15067 connect \B 30'111111111111111110111111111111
15072 assign \src1_c_s_rd0_c 30'000000000000000000000000000000
15073 assign \src1_c_s_rd0_c $17 [29:0]
15076 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
15078 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
15080 parameter \A_SIGNED 1'0
15081 parameter \A_WIDTH 5'11110
15082 parameter \B_SIGNED 1'0
15083 parameter \B_WIDTH 5'11110
15084 parameter \Y_WIDTH 5'11110
15085 connect \A \gord2_i
15086 connect \B \go_die_i
15090 assign \src2_c_r_rd1_c 30'111111111111111111111111111111
15091 assign \src2_c_r_rd1_c $22
15094 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
15096 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
15098 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
15100 parameter \A_SIGNED 1'0
15101 parameter \A_WIDTH 5'11110
15102 parameter \B_SIGNED 1'0
15103 parameter \B_WIDTH 5'11110
15104 parameter \Y_WIDTH 5'11110
15105 connect \A \issue_i
15106 connect \B \rd_pend_i
15109 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
15111 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
15113 parameter \A_SIGNED 1'1
15114 parameter \A_WIDTH 5'11110
15115 parameter \B_SIGNED 1'1
15116 parameter \B_WIDTH 5'11110
15117 parameter \Y_WIDTH 5'11111
15119 connect \B 30'111111111111111110111111111111
15124 assign \src2_c_s_rd1_c 30'000000000000000000000000000000
15125 assign \src2_c_s_rd1_c $24 [29:0]
15128 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
15130 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
15132 parameter \A_SIGNED 1'0
15133 parameter \A_WIDTH 5'11110
15134 parameter \B_SIGNED 1'0
15135 parameter \B_WIDTH 5'11110
15136 parameter \Y_WIDTH 5'11110
15137 connect \A \gord3_i
15138 connect \B \go_die_i
15142 assign \src3_c_r_rd2_c 30'111111111111111111111111111111
15143 assign \src3_c_r_rd2_c $29
15146 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
15148 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
15150 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
15152 parameter \A_SIGNED 1'0
15153 parameter \A_WIDTH 5'11110
15154 parameter \B_SIGNED 1'0
15155 parameter \B_WIDTH 5'11110
15156 parameter \Y_WIDTH 5'11110
15157 connect \A \issue_i
15158 connect \B \rd_pend_i
15161 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
15163 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
15165 parameter \A_SIGNED 1'1
15166 parameter \A_WIDTH 5'11110
15167 parameter \B_SIGNED 1'1
15168 parameter \B_WIDTH 5'11110
15169 parameter \Y_WIDTH 5'11111
15171 connect \B 30'111111111111111110111111111111
15176 assign \src3_c_s_rd2_c 30'000000000000000000000000000000
15177 assign \src3_c_s_rd2_c $31 [29:0]
15180 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
15182 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
15184 parameter \A_SIGNED 1'0
15185 parameter \A_WIDTH 5'11110
15186 parameter \B_SIGNED 1'0
15187 parameter \B_WIDTH 5'11110
15188 parameter \Y_WIDTH 5'11110
15189 connect \A \src1_c_qlq_rd0_c
15190 connect \B \src2_c_qlq_rd1_c
15193 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
15195 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
15197 parameter \A_SIGNED 1'0
15198 parameter \A_WIDTH 5'11110
15199 parameter \B_SIGNED 1'0
15200 parameter \B_WIDTH 5'11110
15201 parameter \Y_WIDTH 5'11110
15203 connect \B \src3_c_qlq_rd2_c
15206 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
15208 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
15210 parameter \A_SIGNED 1'0
15211 parameter \A_WIDTH 5'11110
15212 parameter \Y_WIDTH 5'11110
15213 connect \A \issue_i
15216 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
15218 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
15220 parameter \A_SIGNED 1'0
15221 parameter \A_WIDTH 5'11110
15222 parameter \B_SIGNED 1'0
15223 parameter \B_WIDTH 5'11110
15224 parameter \Y_WIDTH 5'11110
15230 assign \rd_wait_o 30'000000000000000000000000000000
15231 assign \rd_wait_o $42
15234 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
15236 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
15238 parameter \A_SIGNED 1'0
15239 parameter \A_WIDTH 5'11110
15240 parameter \B_SIGNED 1'0
15241 parameter \B_WIDTH 5'11110
15242 parameter \Y_WIDTH 5'11110
15243 connect \A \dst1_c_qlq_wr0_c
15244 connect \B \dst2_c_qlq_wr1_c
15247 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
15249 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
15251 parameter \A_SIGNED 1'0
15252 parameter \A_WIDTH 5'11110
15253 parameter \Y_WIDTH 5'11110
15254 connect \A \issue_i
15257 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
15259 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
15261 parameter \A_SIGNED 1'0
15262 parameter \A_WIDTH 5'11110
15263 parameter \B_SIGNED 1'0
15264 parameter \B_WIDTH 5'11110
15265 parameter \Y_WIDTH 5'11110
15271 assign \wr_wait_o 30'000000000000000000000000000000
15272 assign \wr_wait_o $48
15276 attribute \generator "nMigen"
15277 attribute \nmigen.hierarchy "top.dm13.src1_c"
15279 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
15280 wire width 1 input 0 \rst
15281 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
15282 wire width 1 input 1 \clk
15283 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
15284 wire width 30 input 2 \r_rd0_c
15285 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
15286 wire width 30 input 3 \s_rd0_c
15287 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
15288 wire width 30 output 4 \qlq_rd0_c
15289 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
15290 wire width 30 \q_int
15291 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
15292 wire width 30 \q_int$next
15293 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
15295 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
15297 parameter \A_SIGNED 1'0
15298 parameter \A_WIDTH 5'11110
15299 parameter \Y_WIDTH 5'11110
15300 connect \A \r_rd0_c
15303 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
15305 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
15307 parameter \A_SIGNED 1'0
15308 parameter \A_WIDTH 5'11110
15309 parameter \B_SIGNED 1'0
15310 parameter \B_WIDTH 5'11110
15311 parameter \Y_WIDTH 5'11110
15316 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
15318 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
15320 parameter \A_SIGNED 1'0
15321 parameter \A_WIDTH 5'11110
15322 parameter \B_SIGNED 1'0
15323 parameter \B_WIDTH 5'11110
15324 parameter \Y_WIDTH 5'11110
15326 connect \B \s_rd0_c
15330 assign \q_int$next \q_int
15331 assign \q_int$next $5
15332 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
15335 assign \q_int$next 30'000000000000000000000000000000
15338 update \q_int 30'000000000000000000000000000000
15340 update \q_int \q_int$next
15342 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
15343 wire width 30 \q_rd0_c
15344 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
15346 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
15348 parameter \A_SIGNED 1'0
15349 parameter \A_WIDTH 5'11110
15350 parameter \Y_WIDTH 5'11110
15351 connect \A \r_rd0_c
15354 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
15356 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
15358 parameter \A_SIGNED 1'0
15359 parameter \A_WIDTH 5'11110
15360 parameter \B_SIGNED 1'0
15361 parameter \B_WIDTH 5'11110
15362 parameter \Y_WIDTH 5'11110
15367 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
15369 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
15371 parameter \A_SIGNED 1'0
15372 parameter \A_WIDTH 5'11110
15373 parameter \B_SIGNED 1'0
15374 parameter \B_WIDTH 5'11110
15375 parameter \Y_WIDTH 5'11110
15377 connect \B \s_rd0_c
15381 assign \q_rd0_c 30'000000000000000000000000000000
15382 assign \q_rd0_c $11
15385 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
15386 wire width 30 \qn_rd0_c
15387 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
15389 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
15391 parameter \A_SIGNED 1'0
15392 parameter \A_WIDTH 5'11110
15393 parameter \Y_WIDTH 5'11110
15394 connect \A \q_rd0_c
15398 assign \qn_rd0_c 30'000000000000000000000000000000
15399 assign \qn_rd0_c $13
15402 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
15404 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
15406 parameter \A_SIGNED 1'0
15407 parameter \A_WIDTH 5'11110
15408 parameter \B_SIGNED 1'0
15409 parameter \B_WIDTH 5'11110
15410 parameter \Y_WIDTH 5'11110
15411 connect \A \q_rd0_c
15416 assign \qlq_rd0_c 30'000000000000000000000000000000
15417 assign \qlq_rd0_c $15
15421 attribute \generator "nMigen"
15422 attribute \nmigen.hierarchy "top.dm13.src2_c"
15424 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
15425 wire width 1 input 0 \rst
15426 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
15427 wire width 1 input 1 \clk
15428 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
15429 wire width 30 input 2 \r_rd1_c
15430 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
15431 wire width 30 input 3 \s_rd1_c
15432 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
15433 wire width 30 output 4 \qlq_rd1_c
15434 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
15435 wire width 30 \q_int
15436 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
15437 wire width 30 \q_int$next
15438 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
15440 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
15442 parameter \A_SIGNED 1'0
15443 parameter \A_WIDTH 5'11110
15444 parameter \Y_WIDTH 5'11110
15445 connect \A \r_rd1_c
15448 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
15450 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
15452 parameter \A_SIGNED 1'0
15453 parameter \A_WIDTH 5'11110
15454 parameter \B_SIGNED 1'0
15455 parameter \B_WIDTH 5'11110
15456 parameter \Y_WIDTH 5'11110
15461 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
15463 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
15465 parameter \A_SIGNED 1'0
15466 parameter \A_WIDTH 5'11110
15467 parameter \B_SIGNED 1'0
15468 parameter \B_WIDTH 5'11110
15469 parameter \Y_WIDTH 5'11110
15471 connect \B \s_rd1_c
15475 assign \q_int$next \q_int
15476 assign \q_int$next $5
15477 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
15480 assign \q_int$next 30'000000000000000000000000000000
15483 update \q_int 30'000000000000000000000000000000
15485 update \q_int \q_int$next
15487 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
15488 wire width 30 \q_rd1_c
15489 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
15491 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
15493 parameter \A_SIGNED 1'0
15494 parameter \A_WIDTH 5'11110
15495 parameter \Y_WIDTH 5'11110
15496 connect \A \r_rd1_c
15499 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
15501 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
15503 parameter \A_SIGNED 1'0
15504 parameter \A_WIDTH 5'11110
15505 parameter \B_SIGNED 1'0
15506 parameter \B_WIDTH 5'11110
15507 parameter \Y_WIDTH 5'11110
15512 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
15514 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
15516 parameter \A_SIGNED 1'0
15517 parameter \A_WIDTH 5'11110
15518 parameter \B_SIGNED 1'0
15519 parameter \B_WIDTH 5'11110
15520 parameter \Y_WIDTH 5'11110
15522 connect \B \s_rd1_c
15526 assign \q_rd1_c 30'000000000000000000000000000000
15527 assign \q_rd1_c $11
15530 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
15531 wire width 30 \qn_rd1_c
15532 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
15534 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
15536 parameter \A_SIGNED 1'0
15537 parameter \A_WIDTH 5'11110
15538 parameter \Y_WIDTH 5'11110
15539 connect \A \q_rd1_c
15543 assign \qn_rd1_c 30'000000000000000000000000000000
15544 assign \qn_rd1_c $13
15547 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
15549 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
15551 parameter \A_SIGNED 1'0
15552 parameter \A_WIDTH 5'11110
15553 parameter \B_SIGNED 1'0
15554 parameter \B_WIDTH 5'11110
15555 parameter \Y_WIDTH 5'11110
15556 connect \A \q_rd1_c
15561 assign \qlq_rd1_c 30'000000000000000000000000000000
15562 assign \qlq_rd1_c $15
15566 attribute \generator "nMigen"
15567 attribute \nmigen.hierarchy "top.dm13.src3_c"
15569 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
15570 wire width 1 input 0 \rst
15571 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
15572 wire width 1 input 1 \clk
15573 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
15574 wire width 30 input 2 \r_rd2_c
15575 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
15576 wire width 30 input 3 \s_rd2_c
15577 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
15578 wire width 30 output 4 \qlq_rd2_c
15579 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
15580 wire width 30 \q_int
15581 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
15582 wire width 30 \q_int$next
15583 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
15585 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
15587 parameter \A_SIGNED 1'0
15588 parameter \A_WIDTH 5'11110
15589 parameter \Y_WIDTH 5'11110
15590 connect \A \r_rd2_c
15593 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
15595 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
15597 parameter \A_SIGNED 1'0
15598 parameter \A_WIDTH 5'11110
15599 parameter \B_SIGNED 1'0
15600 parameter \B_WIDTH 5'11110
15601 parameter \Y_WIDTH 5'11110
15606 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
15608 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
15610 parameter \A_SIGNED 1'0
15611 parameter \A_WIDTH 5'11110
15612 parameter \B_SIGNED 1'0
15613 parameter \B_WIDTH 5'11110
15614 parameter \Y_WIDTH 5'11110
15616 connect \B \s_rd2_c
15620 assign \q_int$next \q_int
15621 assign \q_int$next $5
15622 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
15625 assign \q_int$next 30'000000000000000000000000000000
15628 update \q_int 30'000000000000000000000000000000
15630 update \q_int \q_int$next
15632 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
15633 wire width 30 \q_rd2_c
15634 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
15636 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
15638 parameter \A_SIGNED 1'0
15639 parameter \A_WIDTH 5'11110
15640 parameter \Y_WIDTH 5'11110
15641 connect \A \r_rd2_c
15644 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
15646 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
15648 parameter \A_SIGNED 1'0
15649 parameter \A_WIDTH 5'11110
15650 parameter \B_SIGNED 1'0
15651 parameter \B_WIDTH 5'11110
15652 parameter \Y_WIDTH 5'11110
15657 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
15659 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
15661 parameter \A_SIGNED 1'0
15662 parameter \A_WIDTH 5'11110
15663 parameter \B_SIGNED 1'0
15664 parameter \B_WIDTH 5'11110
15665 parameter \Y_WIDTH 5'11110
15667 connect \B \s_rd2_c
15671 assign \q_rd2_c 30'000000000000000000000000000000
15672 assign \q_rd2_c $11
15675 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
15676 wire width 30 \qn_rd2_c
15677 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
15679 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
15681 parameter \A_SIGNED 1'0
15682 parameter \A_WIDTH 5'11110
15683 parameter \Y_WIDTH 5'11110
15684 connect \A \q_rd2_c
15688 assign \qn_rd2_c 30'000000000000000000000000000000
15689 assign \qn_rd2_c $13
15692 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
15694 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
15696 parameter \A_SIGNED 1'0
15697 parameter \A_WIDTH 5'11110
15698 parameter \B_SIGNED 1'0
15699 parameter \B_WIDTH 5'11110
15700 parameter \Y_WIDTH 5'11110
15701 connect \A \q_rd2_c
15706 assign \qlq_rd2_c 30'000000000000000000000000000000
15707 assign \qlq_rd2_c $15
15711 attribute \generator "nMigen"
15712 attribute \nmigen.hierarchy "top.dm13.dst1_c"
15714 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
15715 wire width 1 input 0 \rst
15716 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
15717 wire width 1 input 1 \clk
15718 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
15719 wire width 30 input 2 \r_wr0_c
15720 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
15721 wire width 30 input 3 \s_wr0_c
15722 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
15723 wire width 30 output 4 \qlq_wr0_c
15724 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
15725 wire width 30 \q_int
15726 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
15727 wire width 30 \q_int$next
15728 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
15730 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
15732 parameter \A_SIGNED 1'0
15733 parameter \A_WIDTH 5'11110
15734 parameter \Y_WIDTH 5'11110
15735 connect \A \r_wr0_c
15738 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
15740 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
15742 parameter \A_SIGNED 1'0
15743 parameter \A_WIDTH 5'11110
15744 parameter \B_SIGNED 1'0
15745 parameter \B_WIDTH 5'11110
15746 parameter \Y_WIDTH 5'11110
15751 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
15753 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
15755 parameter \A_SIGNED 1'0
15756 parameter \A_WIDTH 5'11110
15757 parameter \B_SIGNED 1'0
15758 parameter \B_WIDTH 5'11110
15759 parameter \Y_WIDTH 5'11110
15761 connect \B \s_wr0_c
15765 assign \q_int$next \q_int
15766 assign \q_int$next $5
15767 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
15770 assign \q_int$next 30'000000000000000000000000000000
15773 update \q_int 30'000000000000000000000000000000
15775 update \q_int \q_int$next
15777 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
15778 wire width 30 \q_wr0_c
15779 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
15781 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
15783 parameter \A_SIGNED 1'0
15784 parameter \A_WIDTH 5'11110
15785 parameter \Y_WIDTH 5'11110
15786 connect \A \r_wr0_c
15789 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
15791 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
15793 parameter \A_SIGNED 1'0
15794 parameter \A_WIDTH 5'11110
15795 parameter \B_SIGNED 1'0
15796 parameter \B_WIDTH 5'11110
15797 parameter \Y_WIDTH 5'11110
15802 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
15804 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
15806 parameter \A_SIGNED 1'0
15807 parameter \A_WIDTH 5'11110
15808 parameter \B_SIGNED 1'0
15809 parameter \B_WIDTH 5'11110
15810 parameter \Y_WIDTH 5'11110
15812 connect \B \s_wr0_c
15816 assign \q_wr0_c 30'000000000000000000000000000000
15817 assign \q_wr0_c $11
15820 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
15821 wire width 30 \qn_wr0_c
15822 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
15824 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
15826 parameter \A_SIGNED 1'0
15827 parameter \A_WIDTH 5'11110
15828 parameter \Y_WIDTH 5'11110
15829 connect \A \q_wr0_c
15833 assign \qn_wr0_c 30'000000000000000000000000000000
15834 assign \qn_wr0_c $13
15837 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
15839 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
15841 parameter \A_SIGNED 1'0
15842 parameter \A_WIDTH 5'11110
15843 parameter \B_SIGNED 1'0
15844 parameter \B_WIDTH 5'11110
15845 parameter \Y_WIDTH 5'11110
15846 connect \A \q_wr0_c
15851 assign \qlq_wr0_c 30'000000000000000000000000000000
15852 assign \qlq_wr0_c $15
15856 attribute \generator "nMigen"
15857 attribute \nmigen.hierarchy "top.dm13.dst2_c"
15859 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
15860 wire width 1 input 0 \rst
15861 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
15862 wire width 1 input 1 \clk
15863 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
15864 wire width 30 input 2 \r_wr1_c
15865 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
15866 wire width 30 input 3 \s_wr1_c
15867 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
15868 wire width 30 output 4 \qlq_wr1_c
15869 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
15870 wire width 30 \q_int
15871 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
15872 wire width 30 \q_int$next
15873 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
15875 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
15877 parameter \A_SIGNED 1'0
15878 parameter \A_WIDTH 5'11110
15879 parameter \Y_WIDTH 5'11110
15880 connect \A \r_wr1_c
15883 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
15885 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
15887 parameter \A_SIGNED 1'0
15888 parameter \A_WIDTH 5'11110
15889 parameter \B_SIGNED 1'0
15890 parameter \B_WIDTH 5'11110
15891 parameter \Y_WIDTH 5'11110
15896 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
15898 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
15900 parameter \A_SIGNED 1'0
15901 parameter \A_WIDTH 5'11110
15902 parameter \B_SIGNED 1'0
15903 parameter \B_WIDTH 5'11110
15904 parameter \Y_WIDTH 5'11110
15906 connect \B \s_wr1_c
15910 assign \q_int$next \q_int
15911 assign \q_int$next $5
15912 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
15915 assign \q_int$next 30'000000000000000000000000000000
15918 update \q_int 30'000000000000000000000000000000
15920 update \q_int \q_int$next
15922 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
15923 wire width 30 \q_wr1_c
15924 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
15926 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
15928 parameter \A_SIGNED 1'0
15929 parameter \A_WIDTH 5'11110
15930 parameter \Y_WIDTH 5'11110
15931 connect \A \r_wr1_c
15934 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
15936 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
15938 parameter \A_SIGNED 1'0
15939 parameter \A_WIDTH 5'11110
15940 parameter \B_SIGNED 1'0
15941 parameter \B_WIDTH 5'11110
15942 parameter \Y_WIDTH 5'11110
15947 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
15949 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
15951 parameter \A_SIGNED 1'0
15952 parameter \A_WIDTH 5'11110
15953 parameter \B_SIGNED 1'0
15954 parameter \B_WIDTH 5'11110
15955 parameter \Y_WIDTH 5'11110
15957 connect \B \s_wr1_c
15961 assign \q_wr1_c 30'000000000000000000000000000000
15962 assign \q_wr1_c $11
15965 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
15966 wire width 30 \qn_wr1_c
15967 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
15969 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
15971 parameter \A_SIGNED 1'0
15972 parameter \A_WIDTH 5'11110
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15974 connect \A \q_wr1_c
15978 assign \qn_wr1_c 30'000000000000000000000000000000
15979 assign \qn_wr1_c $13
15982 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
15984 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
15986 parameter \A_SIGNED 1'0
15987 parameter \A_WIDTH 5'11110
15988 parameter \B_SIGNED 1'0
15989 parameter \B_WIDTH 5'11110
15990 parameter \Y_WIDTH 5'11110
15991 connect \A \q_wr1_c
15996 assign \qlq_wr1_c 30'000000000000000000000000000000
15997 assign \qlq_wr1_c $15
16001 attribute \generator "nMigen"
16002 attribute \nmigen.hierarchy "top.dm13"
16004 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:39"
16005 wire width 30 output 0 \rd_wait_o
16006 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
16007 wire width 30 output 1 \wr_wait_o
16008 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
16009 wire width 30 input 2 \issue_i
16010 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
16011 wire width 30 input 3 \go_die_i
16012 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
16013 wire width 30 input 4 \gord1_i
16014 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
16015 wire width 30 input 5 \gord2_i
16016 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
16017 wire width 30 input 6 \gord3_i
16018 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
16019 wire width 30 input 7 \gowr1_i
16020 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
16021 wire width 30 input 8 \gowr2_i
16022 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:19"
16023 wire width 30 input 9 \rd_pend_i
16024 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:20"
16025 wire width 30 input 10 \wr_pend_i
16026 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
16027 wire width 1 input 11 \rst
16028 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
16029 wire width 1 input 12 \clk
16030 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
16031 wire width 30 \src1_c_r_rd0_c
16032 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
16033 wire width 30 \src1_c_s_rd0_c
16034 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
16035 wire width 30 \src1_c_qlq_rd0_c
16036 cell \src1_c$61 \src1_c
16039 connect \r_rd0_c \src1_c_r_rd0_c
16040 connect \s_rd0_c \src1_c_s_rd0_c
16041 connect \qlq_rd0_c \src1_c_qlq_rd0_c
16043 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
16044 wire width 30 \src2_c_r_rd1_c
16045 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
16046 wire width 30 \src2_c_s_rd1_c
16047 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
16048 wire width 30 \src2_c_qlq_rd1_c
16049 cell \src2_c$62 \src2_c
16052 connect \r_rd1_c \src2_c_r_rd1_c
16053 connect \s_rd1_c \src2_c_s_rd1_c
16054 connect \qlq_rd1_c \src2_c_qlq_rd1_c
16056 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
16057 wire width 30 \src3_c_r_rd2_c
16058 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
16059 wire width 30 \src3_c_s_rd2_c
16060 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
16061 wire width 30 \src3_c_qlq_rd2_c
16062 cell \src3_c$63 \src3_c
16065 connect \r_rd2_c \src3_c_r_rd2_c
16066 connect \s_rd2_c \src3_c_s_rd2_c
16067 connect \qlq_rd2_c \src3_c_qlq_rd2_c
16069 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
16070 wire width 30 \dst1_c_r_wr0_c
16071 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
16072 wire width 30 \dst1_c_s_wr0_c
16073 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
16074 wire width 30 \dst1_c_qlq_wr0_c
16075 cell \dst1_c$64 \dst1_c
16078 connect \r_wr0_c \dst1_c_r_wr0_c
16079 connect \s_wr0_c \dst1_c_s_wr0_c
16080 connect \qlq_wr0_c \dst1_c_qlq_wr0_c
16082 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
16083 wire width 30 \dst2_c_r_wr1_c
16084 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
16085 wire width 30 \dst2_c_s_wr1_c
16086 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
16087 wire width 30 \dst2_c_qlq_wr1_c
16088 cell \dst2_c$65 \dst2_c
16091 connect \r_wr1_c \dst2_c_r_wr1_c
16092 connect \s_wr1_c \dst2_c_s_wr1_c
16093 connect \qlq_wr1_c \dst2_c_qlq_wr1_c
16095 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
16097 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
16099 parameter \A_SIGNED 1'0
16100 parameter \A_WIDTH 5'11110
16101 parameter \B_SIGNED 1'0
16102 parameter \B_WIDTH 5'11110
16103 parameter \Y_WIDTH 5'11110
16104 connect \A \gowr1_i
16105 connect \B \go_die_i
16109 assign \dst1_c_r_wr0_c 30'111111111111111111111111111111
16110 assign \dst1_c_r_wr0_c $1
16113 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
16115 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
16117 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
16119 parameter \A_SIGNED 1'0
16120 parameter \A_WIDTH 5'11110
16121 parameter \B_SIGNED 1'0
16122 parameter \B_WIDTH 5'11110
16123 parameter \Y_WIDTH 5'11110
16124 connect \A \issue_i
16125 connect \B \wr_pend_i
16128 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
16130 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
16132 parameter \A_SIGNED 1'1
16133 parameter \A_WIDTH 5'11110
16134 parameter \B_SIGNED 1'1
16135 parameter \B_WIDTH 5'11110
16136 parameter \Y_WIDTH 5'11111
16138 connect \B 30'111111111111111101111111111111
16143 assign \dst1_c_s_wr0_c 30'000000000000000000000000000000
16144 assign \dst1_c_s_wr0_c $3 [29:0]
16147 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
16149 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
16151 parameter \A_SIGNED 1'0
16152 parameter \A_WIDTH 5'11110
16153 parameter \B_SIGNED 1'0
16154 parameter \B_WIDTH 5'11110
16155 parameter \Y_WIDTH 5'11110
16156 connect \A \gowr2_i
16157 connect \B \go_die_i
16161 assign \dst2_c_r_wr1_c 30'111111111111111111111111111111
16162 assign \dst2_c_r_wr1_c $8
16165 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
16167 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
16169 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
16171 parameter \A_SIGNED 1'0
16172 parameter \A_WIDTH 5'11110
16173 parameter \B_SIGNED 1'0
16174 parameter \B_WIDTH 5'11110
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16176 connect \A \issue_i
16177 connect \B \wr_pend_i
16180 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
16182 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
16184 parameter \A_SIGNED 1'1
16185 parameter \A_WIDTH 5'11110
16186 parameter \B_SIGNED 1'1
16187 parameter \B_WIDTH 5'11110
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16190 connect \B 30'111111111111111101111111111111
16195 assign \dst2_c_s_wr1_c 30'000000000000000000000000000000
16196 assign \dst2_c_s_wr1_c $10 [29:0]
16199 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
16201 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
16203 parameter \A_SIGNED 1'0
16204 parameter \A_WIDTH 5'11110
16205 parameter \B_SIGNED 1'0
16206 parameter \B_WIDTH 5'11110
16207 parameter \Y_WIDTH 5'11110
16208 connect \A \gord1_i
16209 connect \B \go_die_i
16213 assign \src1_c_r_rd0_c 30'111111111111111111111111111111
16214 assign \src1_c_r_rd0_c $15
16217 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
16219 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
16221 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
16223 parameter \A_SIGNED 1'0
16224 parameter \A_WIDTH 5'11110
16225 parameter \B_SIGNED 1'0
16226 parameter \B_WIDTH 5'11110
16227 parameter \Y_WIDTH 5'11110
16228 connect \A \issue_i
16229 connect \B \rd_pend_i
16232 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
16234 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
16236 parameter \A_SIGNED 1'1
16237 parameter \A_WIDTH 5'11110
16238 parameter \B_SIGNED 1'1
16239 parameter \B_WIDTH 5'11110
16240 parameter \Y_WIDTH 5'11111
16242 connect \B 30'111111111111111101111111111111
16247 assign \src1_c_s_rd0_c 30'000000000000000000000000000000
16248 assign \src1_c_s_rd0_c $17 [29:0]
16251 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
16253 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
16255 parameter \A_SIGNED 1'0
16256 parameter \A_WIDTH 5'11110
16257 parameter \B_SIGNED 1'0
16258 parameter \B_WIDTH 5'11110
16259 parameter \Y_WIDTH 5'11110
16260 connect \A \gord2_i
16261 connect \B \go_die_i
16265 assign \src2_c_r_rd1_c 30'111111111111111111111111111111
16266 assign \src2_c_r_rd1_c $22
16269 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
16271 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
16273 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
16275 parameter \A_SIGNED 1'0
16276 parameter \A_WIDTH 5'11110
16277 parameter \B_SIGNED 1'0
16278 parameter \B_WIDTH 5'11110
16279 parameter \Y_WIDTH 5'11110
16280 connect \A \issue_i
16281 connect \B \rd_pend_i
16284 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
16286 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
16288 parameter \A_SIGNED 1'1
16289 parameter \A_WIDTH 5'11110
16290 parameter \B_SIGNED 1'1
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16294 connect \B 30'111111111111111101111111111111
16299 assign \src2_c_s_rd1_c 30'000000000000000000000000000000
16300 assign \src2_c_s_rd1_c $24 [29:0]
16303 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
16305 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
16307 parameter \A_SIGNED 1'0
16308 parameter \A_WIDTH 5'11110
16309 parameter \B_SIGNED 1'0
16310 parameter \B_WIDTH 5'11110
16311 parameter \Y_WIDTH 5'11110
16312 connect \A \gord3_i
16313 connect \B \go_die_i
16317 assign \src3_c_r_rd2_c 30'111111111111111111111111111111
16318 assign \src3_c_r_rd2_c $29
16321 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
16323 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
16325 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
16327 parameter \A_SIGNED 1'0
16328 parameter \A_WIDTH 5'11110
16329 parameter \B_SIGNED 1'0
16330 parameter \B_WIDTH 5'11110
16331 parameter \Y_WIDTH 5'11110
16332 connect \A \issue_i
16333 connect \B \rd_pend_i
16336 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
16338 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
16340 parameter \A_SIGNED 1'1
16341 parameter \A_WIDTH 5'11110
16342 parameter \B_SIGNED 1'1
16343 parameter \B_WIDTH 5'11110
16344 parameter \Y_WIDTH 5'11111
16346 connect \B 30'111111111111111101111111111111
16351 assign \src3_c_s_rd2_c 30'000000000000000000000000000000
16352 assign \src3_c_s_rd2_c $31 [29:0]
16355 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
16357 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
16359 parameter \A_SIGNED 1'0
16360 parameter \A_WIDTH 5'11110
16361 parameter \B_SIGNED 1'0
16362 parameter \B_WIDTH 5'11110
16363 parameter \Y_WIDTH 5'11110
16364 connect \A \src1_c_qlq_rd0_c
16365 connect \B \src2_c_qlq_rd1_c
16368 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
16370 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
16372 parameter \A_SIGNED 1'0
16373 parameter \A_WIDTH 5'11110
16374 parameter \B_SIGNED 1'0
16375 parameter \B_WIDTH 5'11110
16376 parameter \Y_WIDTH 5'11110
16378 connect \B \src3_c_qlq_rd2_c
16381 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
16383 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
16385 parameter \A_SIGNED 1'0
16386 parameter \A_WIDTH 5'11110
16387 parameter \Y_WIDTH 5'11110
16388 connect \A \issue_i
16391 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
16393 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
16395 parameter \A_SIGNED 1'0
16396 parameter \A_WIDTH 5'11110
16397 parameter \B_SIGNED 1'0
16398 parameter \B_WIDTH 5'11110
16399 parameter \Y_WIDTH 5'11110
16405 assign \rd_wait_o 30'000000000000000000000000000000
16406 assign \rd_wait_o $42
16409 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
16411 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
16413 parameter \A_SIGNED 1'0
16414 parameter \A_WIDTH 5'11110
16415 parameter \B_SIGNED 1'0
16416 parameter \B_WIDTH 5'11110
16417 parameter \Y_WIDTH 5'11110
16418 connect \A \dst1_c_qlq_wr0_c
16419 connect \B \dst2_c_qlq_wr1_c
16422 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
16424 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
16426 parameter \A_SIGNED 1'0
16427 parameter \A_WIDTH 5'11110
16428 parameter \Y_WIDTH 5'11110
16429 connect \A \issue_i
16432 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
16434 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
16436 parameter \A_SIGNED 1'0
16437 parameter \A_WIDTH 5'11110
16438 parameter \B_SIGNED 1'0
16439 parameter \B_WIDTH 5'11110
16440 parameter \Y_WIDTH 5'11110
16446 assign \wr_wait_o 30'000000000000000000000000000000
16447 assign \wr_wait_o $48
16451 attribute \generator "nMigen"
16452 attribute \nmigen.hierarchy "top.dm14.src1_c"
16454 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
16455 wire width 1 input 0 \rst
16456 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
16457 wire width 1 input 1 \clk
16458 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
16459 wire width 30 input 2 \r_rd0_c
16460 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
16461 wire width 30 input 3 \s_rd0_c
16462 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
16463 wire width 30 output 4 \qlq_rd0_c
16464 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
16465 wire width 30 \q_int
16466 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
16467 wire width 30 \q_int$next
16468 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
16470 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
16472 parameter \A_SIGNED 1'0
16473 parameter \A_WIDTH 5'11110
16474 parameter \Y_WIDTH 5'11110
16475 connect \A \r_rd0_c
16478 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
16480 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
16482 parameter \A_SIGNED 1'0
16483 parameter \A_WIDTH 5'11110
16484 parameter \B_SIGNED 1'0
16485 parameter \B_WIDTH 5'11110
16486 parameter \Y_WIDTH 5'11110
16491 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
16493 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
16495 parameter \A_SIGNED 1'0
16496 parameter \A_WIDTH 5'11110
16497 parameter \B_SIGNED 1'0
16498 parameter \B_WIDTH 5'11110
16499 parameter \Y_WIDTH 5'11110
16501 connect \B \s_rd0_c
16505 assign \q_int$next \q_int
16506 assign \q_int$next $5
16507 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
16510 assign \q_int$next 30'000000000000000000000000000000
16513 update \q_int 30'000000000000000000000000000000
16515 update \q_int \q_int$next
16517 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
16518 wire width 30 \q_rd0_c
16519 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
16521 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
16523 parameter \A_SIGNED 1'0
16524 parameter \A_WIDTH 5'11110
16525 parameter \Y_WIDTH 5'11110
16526 connect \A \r_rd0_c
16529 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
16531 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
16533 parameter \A_SIGNED 1'0
16534 parameter \A_WIDTH 5'11110
16535 parameter \B_SIGNED 1'0
16536 parameter \B_WIDTH 5'11110
16537 parameter \Y_WIDTH 5'11110
16542 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
16544 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
16546 parameter \A_SIGNED 1'0
16547 parameter \A_WIDTH 5'11110
16548 parameter \B_SIGNED 1'0
16549 parameter \B_WIDTH 5'11110
16550 parameter \Y_WIDTH 5'11110
16552 connect \B \s_rd0_c
16556 assign \q_rd0_c 30'000000000000000000000000000000
16557 assign \q_rd0_c $11
16560 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
16561 wire width 30 \qn_rd0_c
16562 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
16564 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
16566 parameter \A_SIGNED 1'0
16567 parameter \A_WIDTH 5'11110
16568 parameter \Y_WIDTH 5'11110
16569 connect \A \q_rd0_c
16573 assign \qn_rd0_c 30'000000000000000000000000000000
16574 assign \qn_rd0_c $13
16577 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
16579 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
16581 parameter \A_SIGNED 1'0
16582 parameter \A_WIDTH 5'11110
16583 parameter \B_SIGNED 1'0
16584 parameter \B_WIDTH 5'11110
16585 parameter \Y_WIDTH 5'11110
16586 connect \A \q_rd0_c
16591 assign \qlq_rd0_c 30'000000000000000000000000000000
16592 assign \qlq_rd0_c $15
16596 attribute \generator "nMigen"
16597 attribute \nmigen.hierarchy "top.dm14.src2_c"
16599 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
16600 wire width 1 input 0 \rst
16601 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
16602 wire width 1 input 1 \clk
16603 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
16604 wire width 30 input 2 \r_rd1_c
16605 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
16606 wire width 30 input 3 \s_rd1_c
16607 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
16608 wire width 30 output 4 \qlq_rd1_c
16609 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
16610 wire width 30 \q_int
16611 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
16612 wire width 30 \q_int$next
16613 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
16615 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
16617 parameter \A_SIGNED 1'0
16618 parameter \A_WIDTH 5'11110
16619 parameter \Y_WIDTH 5'11110
16620 connect \A \r_rd1_c
16623 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
16625 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
16627 parameter \A_SIGNED 1'0
16628 parameter \A_WIDTH 5'11110
16629 parameter \B_SIGNED 1'0
16630 parameter \B_WIDTH 5'11110
16631 parameter \Y_WIDTH 5'11110
16636 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
16638 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
16640 parameter \A_SIGNED 1'0
16641 parameter \A_WIDTH 5'11110
16642 parameter \B_SIGNED 1'0
16643 parameter \B_WIDTH 5'11110
16644 parameter \Y_WIDTH 5'11110
16646 connect \B \s_rd1_c
16650 assign \q_int$next \q_int
16651 assign \q_int$next $5
16652 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
16655 assign \q_int$next 30'000000000000000000000000000000
16658 update \q_int 30'000000000000000000000000000000
16660 update \q_int \q_int$next
16662 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
16663 wire width 30 \q_rd1_c
16664 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
16666 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
16668 parameter \A_SIGNED 1'0
16669 parameter \A_WIDTH 5'11110
16670 parameter \Y_WIDTH 5'11110
16671 connect \A \r_rd1_c
16674 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
16676 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
16678 parameter \A_SIGNED 1'0
16679 parameter \A_WIDTH 5'11110
16680 parameter \B_SIGNED 1'0
16681 parameter \B_WIDTH 5'11110
16682 parameter \Y_WIDTH 5'11110
16687 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
16689 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
16691 parameter \A_SIGNED 1'0
16692 parameter \A_WIDTH 5'11110
16693 parameter \B_SIGNED 1'0
16694 parameter \B_WIDTH 5'11110
16695 parameter \Y_WIDTH 5'11110
16697 connect \B \s_rd1_c
16701 assign \q_rd1_c 30'000000000000000000000000000000
16702 assign \q_rd1_c $11
16705 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
16706 wire width 30 \qn_rd1_c
16707 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
16709 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
16711 parameter \A_SIGNED 1'0
16712 parameter \A_WIDTH 5'11110
16713 parameter \Y_WIDTH 5'11110
16714 connect \A \q_rd1_c
16718 assign \qn_rd1_c 30'000000000000000000000000000000
16719 assign \qn_rd1_c $13
16722 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
16724 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
16726 parameter \A_SIGNED 1'0
16727 parameter \A_WIDTH 5'11110
16728 parameter \B_SIGNED 1'0
16729 parameter \B_WIDTH 5'11110
16730 parameter \Y_WIDTH 5'11110
16731 connect \A \q_rd1_c
16736 assign \qlq_rd1_c 30'000000000000000000000000000000
16737 assign \qlq_rd1_c $15
16741 attribute \generator "nMigen"
16742 attribute \nmigen.hierarchy "top.dm14.src3_c"
16744 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
16745 wire width 1 input 0 \rst
16746 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
16747 wire width 1 input 1 \clk
16748 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
16749 wire width 30 input 2 \r_rd2_c
16750 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
16751 wire width 30 input 3 \s_rd2_c
16752 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
16753 wire width 30 output 4 \qlq_rd2_c
16754 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
16755 wire width 30 \q_int
16756 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
16757 wire width 30 \q_int$next
16758 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
16760 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
16762 parameter \A_SIGNED 1'0
16763 parameter \A_WIDTH 5'11110
16764 parameter \Y_WIDTH 5'11110
16765 connect \A \r_rd2_c
16768 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
16770 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
16772 parameter \A_SIGNED 1'0
16773 parameter \A_WIDTH 5'11110
16774 parameter \B_SIGNED 1'0
16775 parameter \B_WIDTH 5'11110
16776 parameter \Y_WIDTH 5'11110
16781 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
16783 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
16785 parameter \A_SIGNED 1'0
16786 parameter \A_WIDTH 5'11110
16787 parameter \B_SIGNED 1'0
16788 parameter \B_WIDTH 5'11110
16789 parameter \Y_WIDTH 5'11110
16791 connect \B \s_rd2_c
16795 assign \q_int$next \q_int
16796 assign \q_int$next $5
16797 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
16800 assign \q_int$next 30'000000000000000000000000000000
16803 update \q_int 30'000000000000000000000000000000
16805 update \q_int \q_int$next
16807 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
16808 wire width 30 \q_rd2_c
16809 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
16811 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
16813 parameter \A_SIGNED 1'0
16814 parameter \A_WIDTH 5'11110
16815 parameter \Y_WIDTH 5'11110
16816 connect \A \r_rd2_c
16819 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
16821 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
16823 parameter \A_SIGNED 1'0
16824 parameter \A_WIDTH 5'11110
16825 parameter \B_SIGNED 1'0
16826 parameter \B_WIDTH 5'11110
16827 parameter \Y_WIDTH 5'11110
16832 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
16834 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
16836 parameter \A_SIGNED 1'0
16837 parameter \A_WIDTH 5'11110
16838 parameter \B_SIGNED 1'0
16839 parameter \B_WIDTH 5'11110
16840 parameter \Y_WIDTH 5'11110
16842 connect \B \s_rd2_c
16846 assign \q_rd2_c 30'000000000000000000000000000000
16847 assign \q_rd2_c $11
16850 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
16851 wire width 30 \qn_rd2_c
16852 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
16854 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
16856 parameter \A_SIGNED 1'0
16857 parameter \A_WIDTH 5'11110
16858 parameter \Y_WIDTH 5'11110
16859 connect \A \q_rd2_c
16863 assign \qn_rd2_c 30'000000000000000000000000000000
16864 assign \qn_rd2_c $13
16867 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
16869 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
16871 parameter \A_SIGNED 1'0
16872 parameter \A_WIDTH 5'11110
16873 parameter \B_SIGNED 1'0
16874 parameter \B_WIDTH 5'11110
16875 parameter \Y_WIDTH 5'11110
16876 connect \A \q_rd2_c
16881 assign \qlq_rd2_c 30'000000000000000000000000000000
16882 assign \qlq_rd2_c $15
16886 attribute \generator "nMigen"
16887 attribute \nmigen.hierarchy "top.dm14.dst1_c"
16889 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
16890 wire width 1 input 0 \rst
16891 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
16892 wire width 1 input 1 \clk
16893 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
16894 wire width 30 input 2 \r_wr0_c
16895 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
16896 wire width 30 input 3 \s_wr0_c
16897 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
16898 wire width 30 output 4 \qlq_wr0_c
16899 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
16900 wire width 30 \q_int
16901 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
16902 wire width 30 \q_int$next
16903 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
16905 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
16907 parameter \A_SIGNED 1'0
16908 parameter \A_WIDTH 5'11110
16909 parameter \Y_WIDTH 5'11110
16910 connect \A \r_wr0_c
16913 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
16915 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
16917 parameter \A_SIGNED 1'0
16918 parameter \A_WIDTH 5'11110
16919 parameter \B_SIGNED 1'0
16920 parameter \B_WIDTH 5'11110
16921 parameter \Y_WIDTH 5'11110
16926 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
16928 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
16930 parameter \A_SIGNED 1'0
16931 parameter \A_WIDTH 5'11110
16932 parameter \B_SIGNED 1'0
16933 parameter \B_WIDTH 5'11110
16934 parameter \Y_WIDTH 5'11110
16936 connect \B \s_wr0_c
16940 assign \q_int$next \q_int
16941 assign \q_int$next $5
16942 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
16945 assign \q_int$next 30'000000000000000000000000000000
16948 update \q_int 30'000000000000000000000000000000
16950 update \q_int \q_int$next
16952 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
16953 wire width 30 \q_wr0_c
16954 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
16956 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
16958 parameter \A_SIGNED 1'0
16959 parameter \A_WIDTH 5'11110
16960 parameter \Y_WIDTH 5'11110
16961 connect \A \r_wr0_c
16964 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
16966 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
16968 parameter \A_SIGNED 1'0
16969 parameter \A_WIDTH 5'11110
16970 parameter \B_SIGNED 1'0
16971 parameter \B_WIDTH 5'11110
16972 parameter \Y_WIDTH 5'11110
16977 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
16979 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
16981 parameter \A_SIGNED 1'0
16982 parameter \A_WIDTH 5'11110
16983 parameter \B_SIGNED 1'0
16984 parameter \B_WIDTH 5'11110
16985 parameter \Y_WIDTH 5'11110
16987 connect \B \s_wr0_c
16991 assign \q_wr0_c 30'000000000000000000000000000000
16992 assign \q_wr0_c $11
16995 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
16996 wire width 30 \qn_wr0_c
16997 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
16999 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
17001 parameter \A_SIGNED 1'0
17002 parameter \A_WIDTH 5'11110
17003 parameter \Y_WIDTH 5'11110
17004 connect \A \q_wr0_c
17008 assign \qn_wr0_c 30'000000000000000000000000000000
17009 assign \qn_wr0_c $13
17012 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
17014 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
17016 parameter \A_SIGNED 1'0
17017 parameter \A_WIDTH 5'11110
17018 parameter \B_SIGNED 1'0
17019 parameter \B_WIDTH 5'11110
17020 parameter \Y_WIDTH 5'11110
17021 connect \A \q_wr0_c
17026 assign \qlq_wr0_c 30'000000000000000000000000000000
17027 assign \qlq_wr0_c $15
17031 attribute \generator "nMigen"
17032 attribute \nmigen.hierarchy "top.dm14.dst2_c"
17034 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
17035 wire width 1 input 0 \rst
17036 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
17037 wire width 1 input 1 \clk
17038 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
17039 wire width 30 input 2 \r_wr1_c
17040 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
17041 wire width 30 input 3 \s_wr1_c
17042 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
17043 wire width 30 output 4 \qlq_wr1_c
17044 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
17045 wire width 30 \q_int
17046 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
17047 wire width 30 \q_int$next
17048 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
17050 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
17052 parameter \A_SIGNED 1'0
17053 parameter \A_WIDTH 5'11110
17054 parameter \Y_WIDTH 5'11110
17055 connect \A \r_wr1_c
17058 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
17060 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
17062 parameter \A_SIGNED 1'0
17063 parameter \A_WIDTH 5'11110
17064 parameter \B_SIGNED 1'0
17065 parameter \B_WIDTH 5'11110
17066 parameter \Y_WIDTH 5'11110
17071 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
17073 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
17075 parameter \A_SIGNED 1'0
17076 parameter \A_WIDTH 5'11110
17077 parameter \B_SIGNED 1'0
17078 parameter \B_WIDTH 5'11110
17079 parameter \Y_WIDTH 5'11110
17081 connect \B \s_wr1_c
17085 assign \q_int$next \q_int
17086 assign \q_int$next $5
17087 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
17090 assign \q_int$next 30'000000000000000000000000000000
17093 update \q_int 30'000000000000000000000000000000
17095 update \q_int \q_int$next
17097 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
17098 wire width 30 \q_wr1_c
17099 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
17101 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
17103 parameter \A_SIGNED 1'0
17104 parameter \A_WIDTH 5'11110
17105 parameter \Y_WIDTH 5'11110
17106 connect \A \r_wr1_c
17109 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
17111 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
17113 parameter \A_SIGNED 1'0
17114 parameter \A_WIDTH 5'11110
17115 parameter \B_SIGNED 1'0
17116 parameter \B_WIDTH 5'11110
17117 parameter \Y_WIDTH 5'11110
17122 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
17124 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
17126 parameter \A_SIGNED 1'0
17127 parameter \A_WIDTH 5'11110
17128 parameter \B_SIGNED 1'0
17129 parameter \B_WIDTH 5'11110
17130 parameter \Y_WIDTH 5'11110
17132 connect \B \s_wr1_c
17136 assign \q_wr1_c 30'000000000000000000000000000000
17137 assign \q_wr1_c $11
17140 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
17141 wire width 30 \qn_wr1_c
17142 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
17144 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
17146 parameter \A_SIGNED 1'0
17147 parameter \A_WIDTH 5'11110
17148 parameter \Y_WIDTH 5'11110
17149 connect \A \q_wr1_c
17153 assign \qn_wr1_c 30'000000000000000000000000000000
17154 assign \qn_wr1_c $13
17157 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
17159 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
17161 parameter \A_SIGNED 1'0
17162 parameter \A_WIDTH 5'11110
17163 parameter \B_SIGNED 1'0
17164 parameter \B_WIDTH 5'11110
17165 parameter \Y_WIDTH 5'11110
17166 connect \A \q_wr1_c
17171 assign \qlq_wr1_c 30'000000000000000000000000000000
17172 assign \qlq_wr1_c $15
17176 attribute \generator "nMigen"
17177 attribute \nmigen.hierarchy "top.dm14"
17179 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:39"
17180 wire width 30 output 0 \rd_wait_o
17181 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
17182 wire width 30 output 1 \wr_wait_o
17183 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
17184 wire width 30 input 2 \issue_i
17185 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
17186 wire width 30 input 3 \go_die_i
17187 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
17188 wire width 30 input 4 \gord1_i
17189 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
17190 wire width 30 input 5 \gord2_i
17191 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
17192 wire width 30 input 6 \gord3_i
17193 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
17194 wire width 30 input 7 \gowr1_i
17195 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
17196 wire width 30 input 8 \gowr2_i
17197 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:19"
17198 wire width 30 input 9 \rd_pend_i
17199 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:20"
17200 wire width 30 input 10 \wr_pend_i
17201 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
17202 wire width 1 input 11 \rst
17203 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
17204 wire width 1 input 12 \clk
17205 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
17206 wire width 30 \src1_c_r_rd0_c
17207 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
17208 wire width 30 \src1_c_s_rd0_c
17209 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
17210 wire width 30 \src1_c_qlq_rd0_c
17211 cell \src1_c$66 \src1_c
17214 connect \r_rd0_c \src1_c_r_rd0_c
17215 connect \s_rd0_c \src1_c_s_rd0_c
17216 connect \qlq_rd0_c \src1_c_qlq_rd0_c
17218 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
17219 wire width 30 \src2_c_r_rd1_c
17220 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
17221 wire width 30 \src2_c_s_rd1_c
17222 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
17223 wire width 30 \src2_c_qlq_rd1_c
17224 cell \src2_c$67 \src2_c
17227 connect \r_rd1_c \src2_c_r_rd1_c
17228 connect \s_rd1_c \src2_c_s_rd1_c
17229 connect \qlq_rd1_c \src2_c_qlq_rd1_c
17231 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
17232 wire width 30 \src3_c_r_rd2_c
17233 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
17234 wire width 30 \src3_c_s_rd2_c
17235 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
17236 wire width 30 \src3_c_qlq_rd2_c
17237 cell \src3_c$68 \src3_c
17240 connect \r_rd2_c \src3_c_r_rd2_c
17241 connect \s_rd2_c \src3_c_s_rd2_c
17242 connect \qlq_rd2_c \src3_c_qlq_rd2_c
17244 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
17245 wire width 30 \dst1_c_r_wr0_c
17246 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
17247 wire width 30 \dst1_c_s_wr0_c
17248 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
17249 wire width 30 \dst1_c_qlq_wr0_c
17250 cell \dst1_c$69 \dst1_c
17253 connect \r_wr0_c \dst1_c_r_wr0_c
17254 connect \s_wr0_c \dst1_c_s_wr0_c
17255 connect \qlq_wr0_c \dst1_c_qlq_wr0_c
17257 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
17258 wire width 30 \dst2_c_r_wr1_c
17259 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
17260 wire width 30 \dst2_c_s_wr1_c
17261 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
17262 wire width 30 \dst2_c_qlq_wr1_c
17263 cell \dst2_c$70 \dst2_c
17266 connect \r_wr1_c \dst2_c_r_wr1_c
17267 connect \s_wr1_c \dst2_c_s_wr1_c
17268 connect \qlq_wr1_c \dst2_c_qlq_wr1_c
17270 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
17272 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
17274 parameter \A_SIGNED 1'0
17275 parameter \A_WIDTH 5'11110
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17280 connect \B \go_die_i
17284 assign \dst1_c_r_wr0_c 30'111111111111111111111111111111
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17288 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
17290 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
17292 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
17294 parameter \A_SIGNED 1'0
17295 parameter \A_WIDTH 5'11110
17296 parameter \B_SIGNED 1'0
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17299 connect \A \issue_i
17300 connect \B \wr_pend_i
17303 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
17305 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
17307 parameter \A_SIGNED 1'1
17308 parameter \A_WIDTH 5'11110
17309 parameter \B_SIGNED 1'1
17310 parameter \B_WIDTH 5'11110
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17313 connect \B 30'111111111111111011111111111111
17318 assign \dst1_c_s_wr0_c 30'000000000000000000000000000000
17319 assign \dst1_c_s_wr0_c $3 [29:0]
17322 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
17324 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
17326 parameter \A_SIGNED 1'0
17327 parameter \A_WIDTH 5'11110
17328 parameter \B_SIGNED 1'0
17329 parameter \B_WIDTH 5'11110
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17332 connect \B \go_die_i
17336 assign \dst2_c_r_wr1_c 30'111111111111111111111111111111
17337 assign \dst2_c_r_wr1_c $8
17340 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
17342 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
17344 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
17346 parameter \A_SIGNED 1'0
17347 parameter \A_WIDTH 5'11110
17348 parameter \B_SIGNED 1'0
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17351 connect \A \issue_i
17352 connect \B \wr_pend_i
17355 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
17357 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
17359 parameter \A_SIGNED 1'1
17360 parameter \A_WIDTH 5'11110
17361 parameter \B_SIGNED 1'1
17362 parameter \B_WIDTH 5'11110
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17365 connect \B 30'111111111111111011111111111111
17370 assign \dst2_c_s_wr1_c 30'000000000000000000000000000000
17371 assign \dst2_c_s_wr1_c $10 [29:0]
17374 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
17376 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
17378 parameter \A_SIGNED 1'0
17379 parameter \A_WIDTH 5'11110
17380 parameter \B_SIGNED 1'0
17381 parameter \B_WIDTH 5'11110
17382 parameter \Y_WIDTH 5'11110
17383 connect \A \gord1_i
17384 connect \B \go_die_i
17388 assign \src1_c_r_rd0_c 30'111111111111111111111111111111
17389 assign \src1_c_r_rd0_c $15
17392 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
17394 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
17396 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
17398 parameter \A_SIGNED 1'0
17399 parameter \A_WIDTH 5'11110
17400 parameter \B_SIGNED 1'0
17401 parameter \B_WIDTH 5'11110
17402 parameter \Y_WIDTH 5'11110
17403 connect \A \issue_i
17404 connect \B \rd_pend_i
17407 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
17409 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
17411 parameter \A_SIGNED 1'1
17412 parameter \A_WIDTH 5'11110
17413 parameter \B_SIGNED 1'1
17414 parameter \B_WIDTH 5'11110
17415 parameter \Y_WIDTH 5'11111
17417 connect \B 30'111111111111111011111111111111
17422 assign \src1_c_s_rd0_c 30'000000000000000000000000000000
17423 assign \src1_c_s_rd0_c $17 [29:0]
17426 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
17428 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
17430 parameter \A_SIGNED 1'0
17431 parameter \A_WIDTH 5'11110
17432 parameter \B_SIGNED 1'0
17433 parameter \B_WIDTH 5'11110
17434 parameter \Y_WIDTH 5'11110
17435 connect \A \gord2_i
17436 connect \B \go_die_i
17440 assign \src2_c_r_rd1_c 30'111111111111111111111111111111
17441 assign \src2_c_r_rd1_c $22
17444 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
17446 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
17448 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
17450 parameter \A_SIGNED 1'0
17451 parameter \A_WIDTH 5'11110
17452 parameter \B_SIGNED 1'0
17453 parameter \B_WIDTH 5'11110
17454 parameter \Y_WIDTH 5'11110
17455 connect \A \issue_i
17456 connect \B \rd_pend_i
17459 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
17461 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
17463 parameter \A_SIGNED 1'1
17464 parameter \A_WIDTH 5'11110
17465 parameter \B_SIGNED 1'1
17466 parameter \B_WIDTH 5'11110
17467 parameter \Y_WIDTH 5'11111
17469 connect \B 30'111111111111111011111111111111
17474 assign \src2_c_s_rd1_c 30'000000000000000000000000000000
17475 assign \src2_c_s_rd1_c $24 [29:0]
17478 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
17480 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
17482 parameter \A_SIGNED 1'0
17483 parameter \A_WIDTH 5'11110
17484 parameter \B_SIGNED 1'0
17485 parameter \B_WIDTH 5'11110
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17487 connect \A \gord3_i
17488 connect \B \go_die_i
17492 assign \src3_c_r_rd2_c 30'111111111111111111111111111111
17493 assign \src3_c_r_rd2_c $29
17496 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
17498 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
17500 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
17502 parameter \A_SIGNED 1'0
17503 parameter \A_WIDTH 5'11110
17504 parameter \B_SIGNED 1'0
17505 parameter \B_WIDTH 5'11110
17506 parameter \Y_WIDTH 5'11110
17507 connect \A \issue_i
17508 connect \B \rd_pend_i
17511 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
17513 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
17515 parameter \A_SIGNED 1'1
17516 parameter \A_WIDTH 5'11110
17517 parameter \B_SIGNED 1'1
17518 parameter \B_WIDTH 5'11110
17519 parameter \Y_WIDTH 5'11111
17521 connect \B 30'111111111111111011111111111111
17526 assign \src3_c_s_rd2_c 30'000000000000000000000000000000
17527 assign \src3_c_s_rd2_c $31 [29:0]
17530 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
17532 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
17534 parameter \A_SIGNED 1'0
17535 parameter \A_WIDTH 5'11110
17536 parameter \B_SIGNED 1'0
17537 parameter \B_WIDTH 5'11110
17538 parameter \Y_WIDTH 5'11110
17539 connect \A \src1_c_qlq_rd0_c
17540 connect \B \src2_c_qlq_rd1_c
17543 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
17545 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
17547 parameter \A_SIGNED 1'0
17548 parameter \A_WIDTH 5'11110
17549 parameter \B_SIGNED 1'0
17550 parameter \B_WIDTH 5'11110
17551 parameter \Y_WIDTH 5'11110
17553 connect \B \src3_c_qlq_rd2_c
17556 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
17558 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
17560 parameter \A_SIGNED 1'0
17561 parameter \A_WIDTH 5'11110
17562 parameter \Y_WIDTH 5'11110
17563 connect \A \issue_i
17566 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
17568 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
17570 parameter \A_SIGNED 1'0
17571 parameter \A_WIDTH 5'11110
17572 parameter \B_SIGNED 1'0
17573 parameter \B_WIDTH 5'11110
17574 parameter \Y_WIDTH 5'11110
17580 assign \rd_wait_o 30'000000000000000000000000000000
17581 assign \rd_wait_o $42
17584 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
17586 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
17588 parameter \A_SIGNED 1'0
17589 parameter \A_WIDTH 5'11110
17590 parameter \B_SIGNED 1'0
17591 parameter \B_WIDTH 5'11110
17592 parameter \Y_WIDTH 5'11110
17593 connect \A \dst1_c_qlq_wr0_c
17594 connect \B \dst2_c_qlq_wr1_c
17597 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
17599 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
17601 parameter \A_SIGNED 1'0
17602 parameter \A_WIDTH 5'11110
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17604 connect \A \issue_i
17607 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
17609 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
17611 parameter \A_SIGNED 1'0
17612 parameter \A_WIDTH 5'11110
17613 parameter \B_SIGNED 1'0
17614 parameter \B_WIDTH 5'11110
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17621 assign \wr_wait_o 30'000000000000000000000000000000
17622 assign \wr_wait_o $48
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17627 attribute \nmigen.hierarchy "top.dm15.src1_c"
17629 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
17630 wire width 1 input 0 \rst
17631 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
17632 wire width 1 input 1 \clk
17633 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
17634 wire width 30 input 2 \r_rd0_c
17635 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
17636 wire width 30 input 3 \s_rd0_c
17637 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
17638 wire width 30 output 4 \qlq_rd0_c
17639 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
17640 wire width 30 \q_int
17641 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
17642 wire width 30 \q_int$next
17643 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
17645 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
17647 parameter \A_SIGNED 1'0
17648 parameter \A_WIDTH 5'11110
17649 parameter \Y_WIDTH 5'11110
17650 connect \A \r_rd0_c
17653 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
17655 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
17657 parameter \A_SIGNED 1'0
17658 parameter \A_WIDTH 5'11110
17659 parameter \B_SIGNED 1'0
17660 parameter \B_WIDTH 5'11110
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17666 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
17668 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
17670 parameter \A_SIGNED 1'0
17671 parameter \A_WIDTH 5'11110
17672 parameter \B_SIGNED 1'0
17673 parameter \B_WIDTH 5'11110
17674 parameter \Y_WIDTH 5'11110
17676 connect \B \s_rd0_c
17680 assign \q_int$next \q_int
17681 assign \q_int$next $5
17682 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
17685 assign \q_int$next 30'000000000000000000000000000000
17688 update \q_int 30'000000000000000000000000000000
17690 update \q_int \q_int$next
17692 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
17693 wire width 30 \q_rd0_c
17694 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
17696 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
17698 parameter \A_SIGNED 1'0
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17700 parameter \Y_WIDTH 5'11110
17701 connect \A \r_rd0_c
17704 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
17706 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
17708 parameter \A_SIGNED 1'0
17709 parameter \A_WIDTH 5'11110
17710 parameter \B_SIGNED 1'0
17711 parameter \B_WIDTH 5'11110
17712 parameter \Y_WIDTH 5'11110
17717 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
17719 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
17721 parameter \A_SIGNED 1'0
17722 parameter \A_WIDTH 5'11110
17723 parameter \B_SIGNED 1'0
17724 parameter \B_WIDTH 5'11110
17725 parameter \Y_WIDTH 5'11110
17727 connect \B \s_rd0_c
17731 assign \q_rd0_c 30'000000000000000000000000000000
17732 assign \q_rd0_c $11
17735 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
17736 wire width 30 \qn_rd0_c
17737 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
17739 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
17741 parameter \A_SIGNED 1'0
17742 parameter \A_WIDTH 5'11110
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17744 connect \A \q_rd0_c
17748 assign \qn_rd0_c 30'000000000000000000000000000000
17749 assign \qn_rd0_c $13
17752 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
17754 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
17756 parameter \A_SIGNED 1'0
17757 parameter \A_WIDTH 5'11110
17758 parameter \B_SIGNED 1'0
17759 parameter \B_WIDTH 5'11110
17760 parameter \Y_WIDTH 5'11110
17761 connect \A \q_rd0_c
17766 assign \qlq_rd0_c 30'000000000000000000000000000000
17767 assign \qlq_rd0_c $15
17771 attribute \generator "nMigen"
17772 attribute \nmigen.hierarchy "top.dm15.src2_c"
17774 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
17775 wire width 1 input 0 \rst
17776 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
17777 wire width 1 input 1 \clk
17778 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
17779 wire width 30 input 2 \r_rd1_c
17780 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
17781 wire width 30 input 3 \s_rd1_c
17782 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
17783 wire width 30 output 4 \qlq_rd1_c
17784 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
17785 wire width 30 \q_int
17786 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
17787 wire width 30 \q_int$next
17788 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
17790 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
17792 parameter \A_SIGNED 1'0
17793 parameter \A_WIDTH 5'11110
17794 parameter \Y_WIDTH 5'11110
17795 connect \A \r_rd1_c
17798 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
17800 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
17802 parameter \A_SIGNED 1'0
17803 parameter \A_WIDTH 5'11110
17804 parameter \B_SIGNED 1'0
17805 parameter \B_WIDTH 5'11110
17806 parameter \Y_WIDTH 5'11110
17811 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
17813 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
17815 parameter \A_SIGNED 1'0
17816 parameter \A_WIDTH 5'11110
17817 parameter \B_SIGNED 1'0
17818 parameter \B_WIDTH 5'11110
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17821 connect \B \s_rd1_c
17825 assign \q_int$next \q_int
17826 assign \q_int$next $5
17827 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
17830 assign \q_int$next 30'000000000000000000000000000000
17833 update \q_int 30'000000000000000000000000000000
17835 update \q_int \q_int$next
17837 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
17838 wire width 30 \q_rd1_c
17839 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
17841 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
17843 parameter \A_SIGNED 1'0
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17845 parameter \Y_WIDTH 5'11110
17846 connect \A \r_rd1_c
17849 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
17851 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
17853 parameter \A_SIGNED 1'0
17854 parameter \A_WIDTH 5'11110
17855 parameter \B_SIGNED 1'0
17856 parameter \B_WIDTH 5'11110
17857 parameter \Y_WIDTH 5'11110
17862 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
17864 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
17866 parameter \A_SIGNED 1'0
17867 parameter \A_WIDTH 5'11110
17868 parameter \B_SIGNED 1'0
17869 parameter \B_WIDTH 5'11110
17870 parameter \Y_WIDTH 5'11110
17872 connect \B \s_rd1_c
17876 assign \q_rd1_c 30'000000000000000000000000000000
17877 assign \q_rd1_c $11
17880 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
17881 wire width 30 \qn_rd1_c
17882 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
17884 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
17886 parameter \A_SIGNED 1'0
17887 parameter \A_WIDTH 5'11110
17888 parameter \Y_WIDTH 5'11110
17889 connect \A \q_rd1_c
17893 assign \qn_rd1_c 30'000000000000000000000000000000
17894 assign \qn_rd1_c $13
17897 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
17899 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
17901 parameter \A_SIGNED 1'0
17902 parameter \A_WIDTH 5'11110
17903 parameter \B_SIGNED 1'0
17904 parameter \B_WIDTH 5'11110
17905 parameter \Y_WIDTH 5'11110
17906 connect \A \q_rd1_c
17911 assign \qlq_rd1_c 30'000000000000000000000000000000
17912 assign \qlq_rd1_c $15
17916 attribute \generator "nMigen"
17917 attribute \nmigen.hierarchy "top.dm15.src3_c"
17919 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
17920 wire width 1 input 0 \rst
17921 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
17922 wire width 1 input 1 \clk
17923 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
17924 wire width 30 input 2 \r_rd2_c
17925 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
17926 wire width 30 input 3 \s_rd2_c
17927 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
17928 wire width 30 output 4 \qlq_rd2_c
17929 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
17930 wire width 30 \q_int
17931 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
17932 wire width 30 \q_int$next
17933 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
17935 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
17937 parameter \A_SIGNED 1'0
17938 parameter \A_WIDTH 5'11110
17939 parameter \Y_WIDTH 5'11110
17940 connect \A \r_rd2_c
17943 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
17945 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
17947 parameter \A_SIGNED 1'0
17948 parameter \A_WIDTH 5'11110
17949 parameter \B_SIGNED 1'0
17950 parameter \B_WIDTH 5'11110
17951 parameter \Y_WIDTH 5'11110
17956 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
17958 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
17960 parameter \A_SIGNED 1'0
17961 parameter \A_WIDTH 5'11110
17962 parameter \B_SIGNED 1'0
17963 parameter \B_WIDTH 5'11110
17964 parameter \Y_WIDTH 5'11110
17966 connect \B \s_rd2_c
17970 assign \q_int$next \q_int
17971 assign \q_int$next $5
17972 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
17975 assign \q_int$next 30'000000000000000000000000000000
17978 update \q_int 30'000000000000000000000000000000
17980 update \q_int \q_int$next
17982 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
17983 wire width 30 \q_rd2_c
17984 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
17986 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
17988 parameter \A_SIGNED 1'0
17989 parameter \A_WIDTH 5'11110
17990 parameter \Y_WIDTH 5'11110
17991 connect \A \r_rd2_c
17994 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
17996 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
17998 parameter \A_SIGNED 1'0
17999 parameter \A_WIDTH 5'11110
18000 parameter \B_SIGNED 1'0
18001 parameter \B_WIDTH 5'11110
18002 parameter \Y_WIDTH 5'11110
18007 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
18009 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
18011 parameter \A_SIGNED 1'0
18012 parameter \A_WIDTH 5'11110
18013 parameter \B_SIGNED 1'0
18014 parameter \B_WIDTH 5'11110
18015 parameter \Y_WIDTH 5'11110
18017 connect \B \s_rd2_c
18021 assign \q_rd2_c 30'000000000000000000000000000000
18022 assign \q_rd2_c $11
18025 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
18026 wire width 30 \qn_rd2_c
18027 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
18029 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
18031 parameter \A_SIGNED 1'0
18032 parameter \A_WIDTH 5'11110
18033 parameter \Y_WIDTH 5'11110
18034 connect \A \q_rd2_c
18038 assign \qn_rd2_c 30'000000000000000000000000000000
18039 assign \qn_rd2_c $13
18042 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
18044 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
18046 parameter \A_SIGNED 1'0
18047 parameter \A_WIDTH 5'11110
18048 parameter \B_SIGNED 1'0
18049 parameter \B_WIDTH 5'11110
18050 parameter \Y_WIDTH 5'11110
18051 connect \A \q_rd2_c
18056 assign \qlq_rd2_c 30'000000000000000000000000000000
18057 assign \qlq_rd2_c $15
18061 attribute \generator "nMigen"
18062 attribute \nmigen.hierarchy "top.dm15.dst1_c"
18064 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
18065 wire width 1 input 0 \rst
18066 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
18067 wire width 1 input 1 \clk
18068 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
18069 wire width 30 input 2 \r_wr0_c
18070 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
18071 wire width 30 input 3 \s_wr0_c
18072 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
18073 wire width 30 output 4 \qlq_wr0_c
18074 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
18075 wire width 30 \q_int
18076 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
18077 wire width 30 \q_int$next
18078 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
18080 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
18082 parameter \A_SIGNED 1'0
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18085 connect \A \r_wr0_c
18088 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
18090 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
18092 parameter \A_SIGNED 1'0
18093 parameter \A_WIDTH 5'11110
18094 parameter \B_SIGNED 1'0
18095 parameter \B_WIDTH 5'11110
18096 parameter \Y_WIDTH 5'11110
18101 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
18103 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
18105 parameter \A_SIGNED 1'0
18106 parameter \A_WIDTH 5'11110
18107 parameter \B_SIGNED 1'0
18108 parameter \B_WIDTH 5'11110
18109 parameter \Y_WIDTH 5'11110
18111 connect \B \s_wr0_c
18115 assign \q_int$next \q_int
18116 assign \q_int$next $5
18117 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
18120 assign \q_int$next 30'000000000000000000000000000000
18123 update \q_int 30'000000000000000000000000000000
18125 update \q_int \q_int$next
18127 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
18128 wire width 30 \q_wr0_c
18129 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
18131 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
18133 parameter \A_SIGNED 1'0
18134 parameter \A_WIDTH 5'11110
18135 parameter \Y_WIDTH 5'11110
18136 connect \A \r_wr0_c
18139 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
18141 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
18143 parameter \A_SIGNED 1'0
18144 parameter \A_WIDTH 5'11110
18145 parameter \B_SIGNED 1'0
18146 parameter \B_WIDTH 5'11110
18147 parameter \Y_WIDTH 5'11110
18152 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
18154 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
18156 parameter \A_SIGNED 1'0
18157 parameter \A_WIDTH 5'11110
18158 parameter \B_SIGNED 1'0
18159 parameter \B_WIDTH 5'11110
18160 parameter \Y_WIDTH 5'11110
18162 connect \B \s_wr0_c
18166 assign \q_wr0_c 30'000000000000000000000000000000
18167 assign \q_wr0_c $11
18170 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
18171 wire width 30 \qn_wr0_c
18172 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
18174 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
18176 parameter \A_SIGNED 1'0
18177 parameter \A_WIDTH 5'11110
18178 parameter \Y_WIDTH 5'11110
18179 connect \A \q_wr0_c
18183 assign \qn_wr0_c 30'000000000000000000000000000000
18184 assign \qn_wr0_c $13
18187 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
18189 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
18191 parameter \A_SIGNED 1'0
18192 parameter \A_WIDTH 5'11110
18193 parameter \B_SIGNED 1'0
18194 parameter \B_WIDTH 5'11110
18195 parameter \Y_WIDTH 5'11110
18196 connect \A \q_wr0_c
18201 assign \qlq_wr0_c 30'000000000000000000000000000000
18202 assign \qlq_wr0_c $15
18206 attribute \generator "nMigen"
18207 attribute \nmigen.hierarchy "top.dm15.dst2_c"
18209 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
18210 wire width 1 input 0 \rst
18211 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
18212 wire width 1 input 1 \clk
18213 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
18214 wire width 30 input 2 \r_wr1_c
18215 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
18216 wire width 30 input 3 \s_wr1_c
18217 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
18218 wire width 30 output 4 \qlq_wr1_c
18219 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
18220 wire width 30 \q_int
18221 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
18222 wire width 30 \q_int$next
18223 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
18225 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
18227 parameter \A_SIGNED 1'0
18228 parameter \A_WIDTH 5'11110
18229 parameter \Y_WIDTH 5'11110
18230 connect \A \r_wr1_c
18233 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
18235 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
18237 parameter \A_SIGNED 1'0
18238 parameter \A_WIDTH 5'11110
18239 parameter \B_SIGNED 1'0
18240 parameter \B_WIDTH 5'11110
18241 parameter \Y_WIDTH 5'11110
18246 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
18248 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
18250 parameter \A_SIGNED 1'0
18251 parameter \A_WIDTH 5'11110
18252 parameter \B_SIGNED 1'0
18253 parameter \B_WIDTH 5'11110
18254 parameter \Y_WIDTH 5'11110
18256 connect \B \s_wr1_c
18260 assign \q_int$next \q_int
18261 assign \q_int$next $5
18262 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
18265 assign \q_int$next 30'000000000000000000000000000000
18268 update \q_int 30'000000000000000000000000000000
18270 update \q_int \q_int$next
18272 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
18273 wire width 30 \q_wr1_c
18274 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
18276 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
18278 parameter \A_SIGNED 1'0
18279 parameter \A_WIDTH 5'11110
18280 parameter \Y_WIDTH 5'11110
18281 connect \A \r_wr1_c
18284 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
18286 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
18288 parameter \A_SIGNED 1'0
18289 parameter \A_WIDTH 5'11110
18290 parameter \B_SIGNED 1'0
18291 parameter \B_WIDTH 5'11110
18292 parameter \Y_WIDTH 5'11110
18297 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
18299 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
18301 parameter \A_SIGNED 1'0
18302 parameter \A_WIDTH 5'11110
18303 parameter \B_SIGNED 1'0
18304 parameter \B_WIDTH 5'11110
18305 parameter \Y_WIDTH 5'11110
18307 connect \B \s_wr1_c
18311 assign \q_wr1_c 30'000000000000000000000000000000
18312 assign \q_wr1_c $11
18315 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
18316 wire width 30 \qn_wr1_c
18317 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
18319 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
18321 parameter \A_SIGNED 1'0
18322 parameter \A_WIDTH 5'11110
18323 parameter \Y_WIDTH 5'11110
18324 connect \A \q_wr1_c
18328 assign \qn_wr1_c 30'000000000000000000000000000000
18329 assign \qn_wr1_c $13
18332 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
18334 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
18336 parameter \A_SIGNED 1'0
18337 parameter \A_WIDTH 5'11110
18338 parameter \B_SIGNED 1'0
18339 parameter \B_WIDTH 5'11110
18340 parameter \Y_WIDTH 5'11110
18341 connect \A \q_wr1_c
18346 assign \qlq_wr1_c 30'000000000000000000000000000000
18347 assign \qlq_wr1_c $15
18351 attribute \generator "nMigen"
18352 attribute \nmigen.hierarchy "top.dm15"
18354 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:39"
18355 wire width 30 output 0 \rd_wait_o
18356 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
18357 wire width 30 output 1 \wr_wait_o
18358 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
18359 wire width 30 input 2 \issue_i
18360 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
18361 wire width 30 input 3 \go_die_i
18362 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
18363 wire width 30 input 4 \gord1_i
18364 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
18365 wire width 30 input 5 \gord2_i
18366 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
18367 wire width 30 input 6 \gord3_i
18368 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
18369 wire width 30 input 7 \gowr1_i
18370 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
18371 wire width 30 input 8 \gowr2_i
18372 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:19"
18373 wire width 30 input 9 \rd_pend_i
18374 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:20"
18375 wire width 30 input 10 \wr_pend_i
18376 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
18377 wire width 1 input 11 \rst
18378 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
18379 wire width 1 input 12 \clk
18380 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
18381 wire width 30 \src1_c_r_rd0_c
18382 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
18383 wire width 30 \src1_c_s_rd0_c
18384 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
18385 wire width 30 \src1_c_qlq_rd0_c
18386 cell \src1_c$71 \src1_c
18389 connect \r_rd0_c \src1_c_r_rd0_c
18390 connect \s_rd0_c \src1_c_s_rd0_c
18391 connect \qlq_rd0_c \src1_c_qlq_rd0_c
18393 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
18394 wire width 30 \src2_c_r_rd1_c
18395 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
18396 wire width 30 \src2_c_s_rd1_c
18397 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
18398 wire width 30 \src2_c_qlq_rd1_c
18399 cell \src2_c$72 \src2_c
18402 connect \r_rd1_c \src2_c_r_rd1_c
18403 connect \s_rd1_c \src2_c_s_rd1_c
18404 connect \qlq_rd1_c \src2_c_qlq_rd1_c
18406 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
18407 wire width 30 \src3_c_r_rd2_c
18408 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
18409 wire width 30 \src3_c_s_rd2_c
18410 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
18411 wire width 30 \src3_c_qlq_rd2_c
18412 cell \src3_c$73 \src3_c
18415 connect \r_rd2_c \src3_c_r_rd2_c
18416 connect \s_rd2_c \src3_c_s_rd2_c
18417 connect \qlq_rd2_c \src3_c_qlq_rd2_c
18419 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
18420 wire width 30 \dst1_c_r_wr0_c
18421 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
18422 wire width 30 \dst1_c_s_wr0_c
18423 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
18424 wire width 30 \dst1_c_qlq_wr0_c
18425 cell \dst1_c$74 \dst1_c
18428 connect \r_wr0_c \dst1_c_r_wr0_c
18429 connect \s_wr0_c \dst1_c_s_wr0_c
18430 connect \qlq_wr0_c \dst1_c_qlq_wr0_c
18432 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
18433 wire width 30 \dst2_c_r_wr1_c
18434 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
18435 wire width 30 \dst2_c_s_wr1_c
18436 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
18437 wire width 30 \dst2_c_qlq_wr1_c
18438 cell \dst2_c$75 \dst2_c
18441 connect \r_wr1_c \dst2_c_r_wr1_c
18442 connect \s_wr1_c \dst2_c_s_wr1_c
18443 connect \qlq_wr1_c \dst2_c_qlq_wr1_c
18445 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
18447 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
18449 parameter \A_SIGNED 1'0
18450 parameter \A_WIDTH 5'11110
18451 parameter \B_SIGNED 1'0
18452 parameter \B_WIDTH 5'11110
18453 parameter \Y_WIDTH 5'11110
18454 connect \A \gowr1_i
18455 connect \B \go_die_i
18459 assign \dst1_c_r_wr0_c 30'111111111111111111111111111111
18460 assign \dst1_c_r_wr0_c $1
18463 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
18465 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
18467 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
18469 parameter \A_SIGNED 1'0
18470 parameter \A_WIDTH 5'11110
18471 parameter \B_SIGNED 1'0
18472 parameter \B_WIDTH 5'11110
18473 parameter \Y_WIDTH 5'11110
18474 connect \A \issue_i
18475 connect \B \wr_pend_i
18478 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
18480 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
18482 parameter \A_SIGNED 1'1
18483 parameter \A_WIDTH 5'11110
18484 parameter \B_SIGNED 1'1
18485 parameter \B_WIDTH 5'11110
18486 parameter \Y_WIDTH 5'11111
18488 connect \B 30'111111111111110111111111111111
18493 assign \dst1_c_s_wr0_c 30'000000000000000000000000000000
18494 assign \dst1_c_s_wr0_c $3 [29:0]
18497 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
18499 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
18501 parameter \A_SIGNED 1'0
18502 parameter \A_WIDTH 5'11110
18503 parameter \B_SIGNED 1'0
18504 parameter \B_WIDTH 5'11110
18505 parameter \Y_WIDTH 5'11110
18506 connect \A \gowr2_i
18507 connect \B \go_die_i
18511 assign \dst2_c_r_wr1_c 30'111111111111111111111111111111
18512 assign \dst2_c_r_wr1_c $8
18515 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
18517 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
18519 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
18521 parameter \A_SIGNED 1'0
18522 parameter \A_WIDTH 5'11110
18523 parameter \B_SIGNED 1'0
18524 parameter \B_WIDTH 5'11110
18525 parameter \Y_WIDTH 5'11110
18526 connect \A \issue_i
18527 connect \B \wr_pend_i
18530 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
18532 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
18534 parameter \A_SIGNED 1'1
18535 parameter \A_WIDTH 5'11110
18536 parameter \B_SIGNED 1'1
18537 parameter \B_WIDTH 5'11110
18538 parameter \Y_WIDTH 5'11111
18540 connect \B 30'111111111111110111111111111111
18545 assign \dst2_c_s_wr1_c 30'000000000000000000000000000000
18546 assign \dst2_c_s_wr1_c $10 [29:0]
18549 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
18551 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
18553 parameter \A_SIGNED 1'0
18554 parameter \A_WIDTH 5'11110
18555 parameter \B_SIGNED 1'0
18556 parameter \B_WIDTH 5'11110
18557 parameter \Y_WIDTH 5'11110
18558 connect \A \gord1_i
18559 connect \B \go_die_i
18563 assign \src1_c_r_rd0_c 30'111111111111111111111111111111
18564 assign \src1_c_r_rd0_c $15
18567 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
18569 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
18571 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
18573 parameter \A_SIGNED 1'0
18574 parameter \A_WIDTH 5'11110
18575 parameter \B_SIGNED 1'0
18576 parameter \B_WIDTH 5'11110
18577 parameter \Y_WIDTH 5'11110
18578 connect \A \issue_i
18579 connect \B \rd_pend_i
18582 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
18584 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
18586 parameter \A_SIGNED 1'1
18587 parameter \A_WIDTH 5'11110
18588 parameter \B_SIGNED 1'1
18589 parameter \B_WIDTH 5'11110
18590 parameter \Y_WIDTH 5'11111
18592 connect \B 30'111111111111110111111111111111
18597 assign \src1_c_s_rd0_c 30'000000000000000000000000000000
18598 assign \src1_c_s_rd0_c $17 [29:0]
18601 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
18603 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
18605 parameter \A_SIGNED 1'0
18606 parameter \A_WIDTH 5'11110
18607 parameter \B_SIGNED 1'0
18608 parameter \B_WIDTH 5'11110
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18610 connect \A \gord2_i
18611 connect \B \go_die_i
18615 assign \src2_c_r_rd1_c 30'111111111111111111111111111111
18616 assign \src2_c_r_rd1_c $22
18619 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
18621 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
18623 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
18625 parameter \A_SIGNED 1'0
18626 parameter \A_WIDTH 5'11110
18627 parameter \B_SIGNED 1'0
18628 parameter \B_WIDTH 5'11110
18629 parameter \Y_WIDTH 5'11110
18630 connect \A \issue_i
18631 connect \B \rd_pend_i
18634 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
18636 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
18638 parameter \A_SIGNED 1'1
18639 parameter \A_WIDTH 5'11110
18640 parameter \B_SIGNED 1'1
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18644 connect \B 30'111111111111110111111111111111
18649 assign \src2_c_s_rd1_c 30'000000000000000000000000000000
18650 assign \src2_c_s_rd1_c $24 [29:0]
18653 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
18655 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
18657 parameter \A_SIGNED 1'0
18658 parameter \A_WIDTH 5'11110
18659 parameter \B_SIGNED 1'0
18660 parameter \B_WIDTH 5'11110
18661 parameter \Y_WIDTH 5'11110
18662 connect \A \gord3_i
18663 connect \B \go_die_i
18667 assign \src3_c_r_rd2_c 30'111111111111111111111111111111
18668 assign \src3_c_r_rd2_c $29
18671 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
18673 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
18675 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
18677 parameter \A_SIGNED 1'0
18678 parameter \A_WIDTH 5'11110
18679 parameter \B_SIGNED 1'0
18680 parameter \B_WIDTH 5'11110
18681 parameter \Y_WIDTH 5'11110
18682 connect \A \issue_i
18683 connect \B \rd_pend_i
18686 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
18688 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
18690 parameter \A_SIGNED 1'1
18691 parameter \A_WIDTH 5'11110
18692 parameter \B_SIGNED 1'1
18693 parameter \B_WIDTH 5'11110
18694 parameter \Y_WIDTH 5'11111
18696 connect \B 30'111111111111110111111111111111
18701 assign \src3_c_s_rd2_c 30'000000000000000000000000000000
18702 assign \src3_c_s_rd2_c $31 [29:0]
18705 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
18707 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
18709 parameter \A_SIGNED 1'0
18710 parameter \A_WIDTH 5'11110
18711 parameter \B_SIGNED 1'0
18712 parameter \B_WIDTH 5'11110
18713 parameter \Y_WIDTH 5'11110
18714 connect \A \src1_c_qlq_rd0_c
18715 connect \B \src2_c_qlq_rd1_c
18718 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
18720 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
18722 parameter \A_SIGNED 1'0
18723 parameter \A_WIDTH 5'11110
18724 parameter \B_SIGNED 1'0
18725 parameter \B_WIDTH 5'11110
18726 parameter \Y_WIDTH 5'11110
18728 connect \B \src3_c_qlq_rd2_c
18731 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
18733 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
18735 parameter \A_SIGNED 1'0
18736 parameter \A_WIDTH 5'11110
18737 parameter \Y_WIDTH 5'11110
18738 connect \A \issue_i
18741 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
18743 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
18745 parameter \A_SIGNED 1'0
18746 parameter \A_WIDTH 5'11110
18747 parameter \B_SIGNED 1'0
18748 parameter \B_WIDTH 5'11110
18749 parameter \Y_WIDTH 5'11110
18755 assign \rd_wait_o 30'000000000000000000000000000000
18756 assign \rd_wait_o $42
18759 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
18761 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
18763 parameter \A_SIGNED 1'0
18764 parameter \A_WIDTH 5'11110
18765 parameter \B_SIGNED 1'0
18766 parameter \B_WIDTH 5'11110
18767 parameter \Y_WIDTH 5'11110
18768 connect \A \dst1_c_qlq_wr0_c
18769 connect \B \dst2_c_qlq_wr1_c
18772 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
18774 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
18776 parameter \A_SIGNED 1'0
18777 parameter \A_WIDTH 5'11110
18778 parameter \Y_WIDTH 5'11110
18779 connect \A \issue_i
18782 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
18784 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
18786 parameter \A_SIGNED 1'0
18787 parameter \A_WIDTH 5'11110
18788 parameter \B_SIGNED 1'0
18789 parameter \B_WIDTH 5'11110
18790 parameter \Y_WIDTH 5'11110
18796 assign \wr_wait_o 30'000000000000000000000000000000
18797 assign \wr_wait_o $48
18801 attribute \generator "nMigen"
18802 attribute \nmigen.hierarchy "top.dm16.src1_c"
18804 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
18805 wire width 1 input 0 \rst
18806 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
18807 wire width 1 input 1 \clk
18808 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
18809 wire width 30 input 2 \r_rd0_c
18810 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
18811 wire width 30 input 3 \s_rd0_c
18812 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
18813 wire width 30 output 4 \qlq_rd0_c
18814 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
18815 wire width 30 \q_int
18816 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
18817 wire width 30 \q_int$next
18818 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
18820 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
18822 parameter \A_SIGNED 1'0
18823 parameter \A_WIDTH 5'11110
18824 parameter \Y_WIDTH 5'11110
18825 connect \A \r_rd0_c
18828 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
18830 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
18832 parameter \A_SIGNED 1'0
18833 parameter \A_WIDTH 5'11110
18834 parameter \B_SIGNED 1'0
18835 parameter \B_WIDTH 5'11110
18836 parameter \Y_WIDTH 5'11110
18841 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
18843 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
18845 parameter \A_SIGNED 1'0
18846 parameter \A_WIDTH 5'11110
18847 parameter \B_SIGNED 1'0
18848 parameter \B_WIDTH 5'11110
18849 parameter \Y_WIDTH 5'11110
18851 connect \B \s_rd0_c
18855 assign \q_int$next \q_int
18856 assign \q_int$next $5
18857 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
18860 assign \q_int$next 30'000000000000000000000000000000
18863 update \q_int 30'000000000000000000000000000000
18865 update \q_int \q_int$next
18867 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
18868 wire width 30 \q_rd0_c
18869 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
18871 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
18873 parameter \A_SIGNED 1'0
18874 parameter \A_WIDTH 5'11110
18875 parameter \Y_WIDTH 5'11110
18876 connect \A \r_rd0_c
18879 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
18881 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
18883 parameter \A_SIGNED 1'0
18884 parameter \A_WIDTH 5'11110
18885 parameter \B_SIGNED 1'0
18886 parameter \B_WIDTH 5'11110
18887 parameter \Y_WIDTH 5'11110
18892 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
18894 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
18896 parameter \A_SIGNED 1'0
18897 parameter \A_WIDTH 5'11110
18898 parameter \B_SIGNED 1'0
18899 parameter \B_WIDTH 5'11110
18900 parameter \Y_WIDTH 5'11110
18902 connect \B \s_rd0_c
18906 assign \q_rd0_c 30'000000000000000000000000000000
18907 assign \q_rd0_c $11
18910 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
18911 wire width 30 \qn_rd0_c
18912 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
18914 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
18916 parameter \A_SIGNED 1'0
18917 parameter \A_WIDTH 5'11110
18918 parameter \Y_WIDTH 5'11110
18919 connect \A \q_rd0_c
18923 assign \qn_rd0_c 30'000000000000000000000000000000
18924 assign \qn_rd0_c $13
18927 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
18929 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
18931 parameter \A_SIGNED 1'0
18932 parameter \A_WIDTH 5'11110
18933 parameter \B_SIGNED 1'0
18934 parameter \B_WIDTH 5'11110
18935 parameter \Y_WIDTH 5'11110
18936 connect \A \q_rd0_c
18941 assign \qlq_rd0_c 30'000000000000000000000000000000
18942 assign \qlq_rd0_c $15
18946 attribute \generator "nMigen"
18947 attribute \nmigen.hierarchy "top.dm16.src2_c"
18949 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
18950 wire width 1 input 0 \rst
18951 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
18952 wire width 1 input 1 \clk
18953 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
18954 wire width 30 input 2 \r_rd1_c
18955 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
18956 wire width 30 input 3 \s_rd1_c
18957 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
18958 wire width 30 output 4 \qlq_rd1_c
18959 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
18960 wire width 30 \q_int
18961 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
18962 wire width 30 \q_int$next
18963 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
18965 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
18967 parameter \A_SIGNED 1'0
18968 parameter \A_WIDTH 5'11110
18969 parameter \Y_WIDTH 5'11110
18970 connect \A \r_rd1_c
18973 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
18975 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
18977 parameter \A_SIGNED 1'0
18978 parameter \A_WIDTH 5'11110
18979 parameter \B_SIGNED 1'0
18980 parameter \B_WIDTH 5'11110
18981 parameter \Y_WIDTH 5'11110
18986 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
18988 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
18990 parameter \A_SIGNED 1'0
18991 parameter \A_WIDTH 5'11110
18992 parameter \B_SIGNED 1'0
18993 parameter \B_WIDTH 5'11110
18994 parameter \Y_WIDTH 5'11110
18996 connect \B \s_rd1_c
19000 assign \q_int$next \q_int
19001 assign \q_int$next $5
19002 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
19005 assign \q_int$next 30'000000000000000000000000000000
19008 update \q_int 30'000000000000000000000000000000
19010 update \q_int \q_int$next
19012 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
19013 wire width 30 \q_rd1_c
19014 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
19016 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
19018 parameter \A_SIGNED 1'0
19019 parameter \A_WIDTH 5'11110
19020 parameter \Y_WIDTH 5'11110
19021 connect \A \r_rd1_c
19024 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
19026 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
19028 parameter \A_SIGNED 1'0
19029 parameter \A_WIDTH 5'11110
19030 parameter \B_SIGNED 1'0
19031 parameter \B_WIDTH 5'11110
19032 parameter \Y_WIDTH 5'11110
19037 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
19039 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
19041 parameter \A_SIGNED 1'0
19042 parameter \A_WIDTH 5'11110
19043 parameter \B_SIGNED 1'0
19044 parameter \B_WIDTH 5'11110
19045 parameter \Y_WIDTH 5'11110
19047 connect \B \s_rd1_c
19051 assign \q_rd1_c 30'000000000000000000000000000000
19052 assign \q_rd1_c $11
19055 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
19056 wire width 30 \qn_rd1_c
19057 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
19059 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
19061 parameter \A_SIGNED 1'0
19062 parameter \A_WIDTH 5'11110
19063 parameter \Y_WIDTH 5'11110
19064 connect \A \q_rd1_c
19068 assign \qn_rd1_c 30'000000000000000000000000000000
19069 assign \qn_rd1_c $13
19072 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
19074 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
19076 parameter \A_SIGNED 1'0
19077 parameter \A_WIDTH 5'11110
19078 parameter \B_SIGNED 1'0
19079 parameter \B_WIDTH 5'11110
19080 parameter \Y_WIDTH 5'11110
19081 connect \A \q_rd1_c
19086 assign \qlq_rd1_c 30'000000000000000000000000000000
19087 assign \qlq_rd1_c $15
19091 attribute \generator "nMigen"
19092 attribute \nmigen.hierarchy "top.dm16.src3_c"
19094 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
19095 wire width 1 input 0 \rst
19096 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
19097 wire width 1 input 1 \clk
19098 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
19099 wire width 30 input 2 \r_rd2_c
19100 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
19101 wire width 30 input 3 \s_rd2_c
19102 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
19103 wire width 30 output 4 \qlq_rd2_c
19104 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
19105 wire width 30 \q_int
19106 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
19107 wire width 30 \q_int$next
19108 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
19110 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
19112 parameter \A_SIGNED 1'0
19113 parameter \A_WIDTH 5'11110
19114 parameter \Y_WIDTH 5'11110
19115 connect \A \r_rd2_c
19118 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
19120 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
19122 parameter \A_SIGNED 1'0
19123 parameter \A_WIDTH 5'11110
19124 parameter \B_SIGNED 1'0
19125 parameter \B_WIDTH 5'11110
19126 parameter \Y_WIDTH 5'11110
19131 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
19133 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
19135 parameter \A_SIGNED 1'0
19136 parameter \A_WIDTH 5'11110
19137 parameter \B_SIGNED 1'0
19138 parameter \B_WIDTH 5'11110
19139 parameter \Y_WIDTH 5'11110
19141 connect \B \s_rd2_c
19145 assign \q_int$next \q_int
19146 assign \q_int$next $5
19147 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
19150 assign \q_int$next 30'000000000000000000000000000000
19153 update \q_int 30'000000000000000000000000000000
19155 update \q_int \q_int$next
19157 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
19158 wire width 30 \q_rd2_c
19159 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
19161 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
19163 parameter \A_SIGNED 1'0
19164 parameter \A_WIDTH 5'11110
19165 parameter \Y_WIDTH 5'11110
19166 connect \A \r_rd2_c
19169 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
19171 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
19173 parameter \A_SIGNED 1'0
19174 parameter \A_WIDTH 5'11110
19175 parameter \B_SIGNED 1'0
19176 parameter \B_WIDTH 5'11110
19177 parameter \Y_WIDTH 5'11110
19182 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
19184 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
19186 parameter \A_SIGNED 1'0
19187 parameter \A_WIDTH 5'11110
19188 parameter \B_SIGNED 1'0
19189 parameter \B_WIDTH 5'11110
19190 parameter \Y_WIDTH 5'11110
19192 connect \B \s_rd2_c
19196 assign \q_rd2_c 30'000000000000000000000000000000
19197 assign \q_rd2_c $11
19200 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
19201 wire width 30 \qn_rd2_c
19202 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
19204 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
19206 parameter \A_SIGNED 1'0
19207 parameter \A_WIDTH 5'11110
19208 parameter \Y_WIDTH 5'11110
19209 connect \A \q_rd2_c
19213 assign \qn_rd2_c 30'000000000000000000000000000000
19214 assign \qn_rd2_c $13
19217 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
19219 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
19221 parameter \A_SIGNED 1'0
19222 parameter \A_WIDTH 5'11110
19223 parameter \B_SIGNED 1'0
19224 parameter \B_WIDTH 5'11110
19225 parameter \Y_WIDTH 5'11110
19226 connect \A \q_rd2_c
19231 assign \qlq_rd2_c 30'000000000000000000000000000000
19232 assign \qlq_rd2_c $15
19236 attribute \generator "nMigen"
19237 attribute \nmigen.hierarchy "top.dm16.dst1_c"
19239 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
19240 wire width 1 input 0 \rst
19241 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
19242 wire width 1 input 1 \clk
19243 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
19244 wire width 30 input 2 \r_wr0_c
19245 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
19246 wire width 30 input 3 \s_wr0_c
19247 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
19248 wire width 30 output 4 \qlq_wr0_c
19249 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
19250 wire width 30 \q_int
19251 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
19252 wire width 30 \q_int$next
19253 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
19255 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
19257 parameter \A_SIGNED 1'0
19258 parameter \A_WIDTH 5'11110
19259 parameter \Y_WIDTH 5'11110
19260 connect \A \r_wr0_c
19263 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
19265 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
19267 parameter \A_SIGNED 1'0
19268 parameter \A_WIDTH 5'11110
19269 parameter \B_SIGNED 1'0
19270 parameter \B_WIDTH 5'11110
19271 parameter \Y_WIDTH 5'11110
19276 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
19278 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
19280 parameter \A_SIGNED 1'0
19281 parameter \A_WIDTH 5'11110
19282 parameter \B_SIGNED 1'0
19283 parameter \B_WIDTH 5'11110
19284 parameter \Y_WIDTH 5'11110
19286 connect \B \s_wr0_c
19290 assign \q_int$next \q_int
19291 assign \q_int$next $5
19292 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
19295 assign \q_int$next 30'000000000000000000000000000000
19298 update \q_int 30'000000000000000000000000000000
19300 update \q_int \q_int$next
19302 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
19303 wire width 30 \q_wr0_c
19304 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
19306 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
19308 parameter \A_SIGNED 1'0
19309 parameter \A_WIDTH 5'11110
19310 parameter \Y_WIDTH 5'11110
19311 connect \A \r_wr0_c
19314 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
19316 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
19318 parameter \A_SIGNED 1'0
19319 parameter \A_WIDTH 5'11110
19320 parameter \B_SIGNED 1'0
19321 parameter \B_WIDTH 5'11110
19322 parameter \Y_WIDTH 5'11110
19327 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
19329 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
19331 parameter \A_SIGNED 1'0
19332 parameter \A_WIDTH 5'11110
19333 parameter \B_SIGNED 1'0
19334 parameter \B_WIDTH 5'11110
19335 parameter \Y_WIDTH 5'11110
19337 connect \B \s_wr0_c
19341 assign \q_wr0_c 30'000000000000000000000000000000
19342 assign \q_wr0_c $11
19345 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
19346 wire width 30 \qn_wr0_c
19347 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
19349 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
19351 parameter \A_SIGNED 1'0
19352 parameter \A_WIDTH 5'11110
19353 parameter \Y_WIDTH 5'11110
19354 connect \A \q_wr0_c
19358 assign \qn_wr0_c 30'000000000000000000000000000000
19359 assign \qn_wr0_c $13
19362 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
19364 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
19366 parameter \A_SIGNED 1'0
19367 parameter \A_WIDTH 5'11110
19368 parameter \B_SIGNED 1'0
19369 parameter \B_WIDTH 5'11110
19370 parameter \Y_WIDTH 5'11110
19371 connect \A \q_wr0_c
19376 assign \qlq_wr0_c 30'000000000000000000000000000000
19377 assign \qlq_wr0_c $15
19381 attribute \generator "nMigen"
19382 attribute \nmigen.hierarchy "top.dm16.dst2_c"
19384 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
19385 wire width 1 input 0 \rst
19386 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
19387 wire width 1 input 1 \clk
19388 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
19389 wire width 30 input 2 \r_wr1_c
19390 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
19391 wire width 30 input 3 \s_wr1_c
19392 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
19393 wire width 30 output 4 \qlq_wr1_c
19394 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
19395 wire width 30 \q_int
19396 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
19397 wire width 30 \q_int$next
19398 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
19400 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
19402 parameter \A_SIGNED 1'0
19403 parameter \A_WIDTH 5'11110
19404 parameter \Y_WIDTH 5'11110
19405 connect \A \r_wr1_c
19408 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
19410 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
19412 parameter \A_SIGNED 1'0
19413 parameter \A_WIDTH 5'11110
19414 parameter \B_SIGNED 1'0
19415 parameter \B_WIDTH 5'11110
19416 parameter \Y_WIDTH 5'11110
19421 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
19423 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
19425 parameter \A_SIGNED 1'0
19426 parameter \A_WIDTH 5'11110
19427 parameter \B_SIGNED 1'0
19428 parameter \B_WIDTH 5'11110
19429 parameter \Y_WIDTH 5'11110
19431 connect \B \s_wr1_c
19435 assign \q_int$next \q_int
19436 assign \q_int$next $5
19437 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
19440 assign \q_int$next 30'000000000000000000000000000000
19443 update \q_int 30'000000000000000000000000000000
19445 update \q_int \q_int$next
19447 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
19448 wire width 30 \q_wr1_c
19449 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
19451 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
19453 parameter \A_SIGNED 1'0
19454 parameter \A_WIDTH 5'11110
19455 parameter \Y_WIDTH 5'11110
19456 connect \A \r_wr1_c
19459 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
19461 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
19463 parameter \A_SIGNED 1'0
19464 parameter \A_WIDTH 5'11110
19465 parameter \B_SIGNED 1'0
19466 parameter \B_WIDTH 5'11110
19467 parameter \Y_WIDTH 5'11110
19472 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
19474 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
19476 parameter \A_SIGNED 1'0
19477 parameter \A_WIDTH 5'11110
19478 parameter \B_SIGNED 1'0
19479 parameter \B_WIDTH 5'11110
19480 parameter \Y_WIDTH 5'11110
19482 connect \B \s_wr1_c
19486 assign \q_wr1_c 30'000000000000000000000000000000
19487 assign \q_wr1_c $11
19490 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
19491 wire width 30 \qn_wr1_c
19492 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
19494 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
19496 parameter \A_SIGNED 1'0
19497 parameter \A_WIDTH 5'11110
19498 parameter \Y_WIDTH 5'11110
19499 connect \A \q_wr1_c
19503 assign \qn_wr1_c 30'000000000000000000000000000000
19504 assign \qn_wr1_c $13
19507 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
19509 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
19511 parameter \A_SIGNED 1'0
19512 parameter \A_WIDTH 5'11110
19513 parameter \B_SIGNED 1'0
19514 parameter \B_WIDTH 5'11110
19515 parameter \Y_WIDTH 5'11110
19516 connect \A \q_wr1_c
19521 assign \qlq_wr1_c 30'000000000000000000000000000000
19522 assign \qlq_wr1_c $15
19526 attribute \generator "nMigen"
19527 attribute \nmigen.hierarchy "top.dm16"
19529 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:39"
19530 wire width 30 output 0 \rd_wait_o
19531 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
19532 wire width 30 output 1 \wr_wait_o
19533 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
19534 wire width 30 input 2 \issue_i
19535 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
19536 wire width 30 input 3 \go_die_i
19537 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
19538 wire width 30 input 4 \gord1_i
19539 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
19540 wire width 30 input 5 \gord2_i
19541 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
19542 wire width 30 input 6 \gord3_i
19543 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
19544 wire width 30 input 7 \gowr1_i
19545 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
19546 wire width 30 input 8 \gowr2_i
19547 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:19"
19548 wire width 30 input 9 \rd_pend_i
19549 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:20"
19550 wire width 30 input 10 \wr_pend_i
19551 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
19552 wire width 1 input 11 \rst
19553 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
19554 wire width 1 input 12 \clk
19555 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
19556 wire width 30 \src1_c_r_rd0_c
19557 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
19558 wire width 30 \src1_c_s_rd0_c
19559 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
19560 wire width 30 \src1_c_qlq_rd0_c
19561 cell \src1_c$76 \src1_c
19564 connect \r_rd0_c \src1_c_r_rd0_c
19565 connect \s_rd0_c \src1_c_s_rd0_c
19566 connect \qlq_rd0_c \src1_c_qlq_rd0_c
19568 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
19569 wire width 30 \src2_c_r_rd1_c
19570 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
19571 wire width 30 \src2_c_s_rd1_c
19572 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
19573 wire width 30 \src2_c_qlq_rd1_c
19574 cell \src2_c$77 \src2_c
19577 connect \r_rd1_c \src2_c_r_rd1_c
19578 connect \s_rd1_c \src2_c_s_rd1_c
19579 connect \qlq_rd1_c \src2_c_qlq_rd1_c
19581 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
19582 wire width 30 \src3_c_r_rd2_c
19583 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
19584 wire width 30 \src3_c_s_rd2_c
19585 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
19586 wire width 30 \src3_c_qlq_rd2_c
19587 cell \src3_c$78 \src3_c
19590 connect \r_rd2_c \src3_c_r_rd2_c
19591 connect \s_rd2_c \src3_c_s_rd2_c
19592 connect \qlq_rd2_c \src3_c_qlq_rd2_c
19594 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
19595 wire width 30 \dst1_c_r_wr0_c
19596 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
19597 wire width 30 \dst1_c_s_wr0_c
19598 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
19599 wire width 30 \dst1_c_qlq_wr0_c
19600 cell \dst1_c$79 \dst1_c
19603 connect \r_wr0_c \dst1_c_r_wr0_c
19604 connect \s_wr0_c \dst1_c_s_wr0_c
19605 connect \qlq_wr0_c \dst1_c_qlq_wr0_c
19607 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
19608 wire width 30 \dst2_c_r_wr1_c
19609 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
19610 wire width 30 \dst2_c_s_wr1_c
19611 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
19612 wire width 30 \dst2_c_qlq_wr1_c
19613 cell \dst2_c$80 \dst2_c
19616 connect \r_wr1_c \dst2_c_r_wr1_c
19617 connect \s_wr1_c \dst2_c_s_wr1_c
19618 connect \qlq_wr1_c \dst2_c_qlq_wr1_c
19620 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
19622 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
19624 parameter \A_SIGNED 1'0
19625 parameter \A_WIDTH 5'11110
19626 parameter \B_SIGNED 1'0
19627 parameter \B_WIDTH 5'11110
19628 parameter \Y_WIDTH 5'11110
19629 connect \A \gowr1_i
19630 connect \B \go_die_i
19634 assign \dst1_c_r_wr0_c 30'111111111111111111111111111111
19635 assign \dst1_c_r_wr0_c $1
19638 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
19640 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
19642 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
19644 parameter \A_SIGNED 1'0
19645 parameter \A_WIDTH 5'11110
19646 parameter \B_SIGNED 1'0
19647 parameter \B_WIDTH 5'11110
19648 parameter \Y_WIDTH 5'11110
19649 connect \A \issue_i
19650 connect \B \wr_pend_i
19653 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
19655 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
19657 parameter \A_SIGNED 1'1
19658 parameter \A_WIDTH 5'11110
19659 parameter \B_SIGNED 1'1
19660 parameter \B_WIDTH 5'11110
19661 parameter \Y_WIDTH 5'11111
19663 connect \B 30'111111111111101111111111111111
19668 assign \dst1_c_s_wr0_c 30'000000000000000000000000000000
19669 assign \dst1_c_s_wr0_c $3 [29:0]
19672 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
19674 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
19676 parameter \A_SIGNED 1'0
19677 parameter \A_WIDTH 5'11110
19678 parameter \B_SIGNED 1'0
19679 parameter \B_WIDTH 5'11110
19680 parameter \Y_WIDTH 5'11110
19681 connect \A \gowr2_i
19682 connect \B \go_die_i
19686 assign \dst2_c_r_wr1_c 30'111111111111111111111111111111
19687 assign \dst2_c_r_wr1_c $8
19690 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
19692 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
19694 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
19696 parameter \A_SIGNED 1'0
19697 parameter \A_WIDTH 5'11110
19698 parameter \B_SIGNED 1'0
19699 parameter \B_WIDTH 5'11110
19700 parameter \Y_WIDTH 5'11110
19701 connect \A \issue_i
19702 connect \B \wr_pend_i
19705 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
19707 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
19709 parameter \A_SIGNED 1'1
19710 parameter \A_WIDTH 5'11110
19711 parameter \B_SIGNED 1'1
19712 parameter \B_WIDTH 5'11110
19713 parameter \Y_WIDTH 5'11111
19715 connect \B 30'111111111111101111111111111111
19720 assign \dst2_c_s_wr1_c 30'000000000000000000000000000000
19721 assign \dst2_c_s_wr1_c $10 [29:0]
19724 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
19726 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
19728 parameter \A_SIGNED 1'0
19729 parameter \A_WIDTH 5'11110
19730 parameter \B_SIGNED 1'0
19731 parameter \B_WIDTH 5'11110
19732 parameter \Y_WIDTH 5'11110
19733 connect \A \gord1_i
19734 connect \B \go_die_i
19738 assign \src1_c_r_rd0_c 30'111111111111111111111111111111
19739 assign \src1_c_r_rd0_c $15
19742 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
19744 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
19746 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
19748 parameter \A_SIGNED 1'0
19749 parameter \A_WIDTH 5'11110
19750 parameter \B_SIGNED 1'0
19751 parameter \B_WIDTH 5'11110
19752 parameter \Y_WIDTH 5'11110
19753 connect \A \issue_i
19754 connect \B \rd_pend_i
19757 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
19759 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
19761 parameter \A_SIGNED 1'1
19762 parameter \A_WIDTH 5'11110
19763 parameter \B_SIGNED 1'1
19764 parameter \B_WIDTH 5'11110
19765 parameter \Y_WIDTH 5'11111
19767 connect \B 30'111111111111101111111111111111
19772 assign \src1_c_s_rd0_c 30'000000000000000000000000000000
19773 assign \src1_c_s_rd0_c $17 [29:0]
19776 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
19778 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
19780 parameter \A_SIGNED 1'0
19781 parameter \A_WIDTH 5'11110
19782 parameter \B_SIGNED 1'0
19783 parameter \B_WIDTH 5'11110
19784 parameter \Y_WIDTH 5'11110
19785 connect \A \gord2_i
19786 connect \B \go_die_i
19790 assign \src2_c_r_rd1_c 30'111111111111111111111111111111
19791 assign \src2_c_r_rd1_c $22
19794 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
19796 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
19798 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
19800 parameter \A_SIGNED 1'0
19801 parameter \A_WIDTH 5'11110
19802 parameter \B_SIGNED 1'0
19803 parameter \B_WIDTH 5'11110
19804 parameter \Y_WIDTH 5'11110
19805 connect \A \issue_i
19806 connect \B \rd_pend_i
19809 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
19811 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
19813 parameter \A_SIGNED 1'1
19814 parameter \A_WIDTH 5'11110
19815 parameter \B_SIGNED 1'1
19816 parameter \B_WIDTH 5'11110
19817 parameter \Y_WIDTH 5'11111
19819 connect \B 30'111111111111101111111111111111
19824 assign \src2_c_s_rd1_c 30'000000000000000000000000000000
19825 assign \src2_c_s_rd1_c $24 [29:0]
19828 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
19830 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
19832 parameter \A_SIGNED 1'0
19833 parameter \A_WIDTH 5'11110
19834 parameter \B_SIGNED 1'0
19835 parameter \B_WIDTH 5'11110
19836 parameter \Y_WIDTH 5'11110
19837 connect \A \gord3_i
19838 connect \B \go_die_i
19842 assign \src3_c_r_rd2_c 30'111111111111111111111111111111
19843 assign \src3_c_r_rd2_c $29
19846 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
19848 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
19850 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
19852 parameter \A_SIGNED 1'0
19853 parameter \A_WIDTH 5'11110
19854 parameter \B_SIGNED 1'0
19855 parameter \B_WIDTH 5'11110
19856 parameter \Y_WIDTH 5'11110
19857 connect \A \issue_i
19858 connect \B \rd_pend_i
19861 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
19863 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
19865 parameter \A_SIGNED 1'1
19866 parameter \A_WIDTH 5'11110
19867 parameter \B_SIGNED 1'1
19868 parameter \B_WIDTH 5'11110
19869 parameter \Y_WIDTH 5'11111
19871 connect \B 30'111111111111101111111111111111
19876 assign \src3_c_s_rd2_c 30'000000000000000000000000000000
19877 assign \src3_c_s_rd2_c $31 [29:0]
19880 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
19882 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
19884 parameter \A_SIGNED 1'0
19885 parameter \A_WIDTH 5'11110
19886 parameter \B_SIGNED 1'0
19887 parameter \B_WIDTH 5'11110
19888 parameter \Y_WIDTH 5'11110
19889 connect \A \src1_c_qlq_rd0_c
19890 connect \B \src2_c_qlq_rd1_c
19893 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
19895 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
19897 parameter \A_SIGNED 1'0
19898 parameter \A_WIDTH 5'11110
19899 parameter \B_SIGNED 1'0
19900 parameter \B_WIDTH 5'11110
19901 parameter \Y_WIDTH 5'11110
19903 connect \B \src3_c_qlq_rd2_c
19906 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
19908 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
19910 parameter \A_SIGNED 1'0
19911 parameter \A_WIDTH 5'11110
19912 parameter \Y_WIDTH 5'11110
19913 connect \A \issue_i
19916 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
19918 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
19920 parameter \A_SIGNED 1'0
19921 parameter \A_WIDTH 5'11110
19922 parameter \B_SIGNED 1'0
19923 parameter \B_WIDTH 5'11110
19924 parameter \Y_WIDTH 5'11110
19930 assign \rd_wait_o 30'000000000000000000000000000000
19931 assign \rd_wait_o $42
19934 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
19936 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
19938 parameter \A_SIGNED 1'0
19939 parameter \A_WIDTH 5'11110
19940 parameter \B_SIGNED 1'0
19941 parameter \B_WIDTH 5'11110
19942 parameter \Y_WIDTH 5'11110
19943 connect \A \dst1_c_qlq_wr0_c
19944 connect \B \dst2_c_qlq_wr1_c
19947 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
19949 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
19951 parameter \A_SIGNED 1'0
19952 parameter \A_WIDTH 5'11110
19953 parameter \Y_WIDTH 5'11110
19954 connect \A \issue_i
19957 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
19959 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
19961 parameter \A_SIGNED 1'0
19962 parameter \A_WIDTH 5'11110
19963 parameter \B_SIGNED 1'0
19964 parameter \B_WIDTH 5'11110
19965 parameter \Y_WIDTH 5'11110
19971 assign \wr_wait_o 30'000000000000000000000000000000
19972 assign \wr_wait_o $48
19976 attribute \generator "nMigen"
19977 attribute \nmigen.hierarchy "top.dm17.src1_c"
19979 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
19980 wire width 1 input 0 \rst
19981 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
19982 wire width 1 input 1 \clk
19983 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
19984 wire width 30 input 2 \r_rd0_c
19985 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
19986 wire width 30 input 3 \s_rd0_c
19987 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
19988 wire width 30 output 4 \qlq_rd0_c
19989 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
19990 wire width 30 \q_int
19991 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
19992 wire width 30 \q_int$next
19993 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
19995 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
19997 parameter \A_SIGNED 1'0
19998 parameter \A_WIDTH 5'11110
19999 parameter \Y_WIDTH 5'11110
20000 connect \A \r_rd0_c
20003 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
20005 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
20007 parameter \A_SIGNED 1'0
20008 parameter \A_WIDTH 5'11110
20009 parameter \B_SIGNED 1'0
20010 parameter \B_WIDTH 5'11110
20011 parameter \Y_WIDTH 5'11110
20016 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
20018 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
20020 parameter \A_SIGNED 1'0
20021 parameter \A_WIDTH 5'11110
20022 parameter \B_SIGNED 1'0
20023 parameter \B_WIDTH 5'11110
20024 parameter \Y_WIDTH 5'11110
20026 connect \B \s_rd0_c
20030 assign \q_int$next \q_int
20031 assign \q_int$next $5
20032 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
20035 assign \q_int$next 30'000000000000000000000000000000
20038 update \q_int 30'000000000000000000000000000000
20040 update \q_int \q_int$next
20042 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
20043 wire width 30 \q_rd0_c
20044 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
20046 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
20048 parameter \A_SIGNED 1'0
20049 parameter \A_WIDTH 5'11110
20050 parameter \Y_WIDTH 5'11110
20051 connect \A \r_rd0_c
20054 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
20056 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
20058 parameter \A_SIGNED 1'0
20059 parameter \A_WIDTH 5'11110
20060 parameter \B_SIGNED 1'0
20061 parameter \B_WIDTH 5'11110
20062 parameter \Y_WIDTH 5'11110
20067 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
20069 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
20071 parameter \A_SIGNED 1'0
20072 parameter \A_WIDTH 5'11110
20073 parameter \B_SIGNED 1'0
20074 parameter \B_WIDTH 5'11110
20075 parameter \Y_WIDTH 5'11110
20077 connect \B \s_rd0_c
20081 assign \q_rd0_c 30'000000000000000000000000000000
20082 assign \q_rd0_c $11
20085 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
20086 wire width 30 \qn_rd0_c
20087 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
20089 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
20091 parameter \A_SIGNED 1'0
20092 parameter \A_WIDTH 5'11110
20093 parameter \Y_WIDTH 5'11110
20094 connect \A \q_rd0_c
20098 assign \qn_rd0_c 30'000000000000000000000000000000
20099 assign \qn_rd0_c $13
20102 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
20104 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
20106 parameter \A_SIGNED 1'0
20107 parameter \A_WIDTH 5'11110
20108 parameter \B_SIGNED 1'0
20109 parameter \B_WIDTH 5'11110
20110 parameter \Y_WIDTH 5'11110
20111 connect \A \q_rd0_c
20116 assign \qlq_rd0_c 30'000000000000000000000000000000
20117 assign \qlq_rd0_c $15
20121 attribute \generator "nMigen"
20122 attribute \nmigen.hierarchy "top.dm17.src2_c"
20124 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
20125 wire width 1 input 0 \rst
20126 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
20127 wire width 1 input 1 \clk
20128 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
20129 wire width 30 input 2 \r_rd1_c
20130 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
20131 wire width 30 input 3 \s_rd1_c
20132 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
20133 wire width 30 output 4 \qlq_rd1_c
20134 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
20135 wire width 30 \q_int
20136 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
20137 wire width 30 \q_int$next
20138 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
20140 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
20142 parameter \A_SIGNED 1'0
20143 parameter \A_WIDTH 5'11110
20144 parameter \Y_WIDTH 5'11110
20145 connect \A \r_rd1_c
20148 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
20150 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
20152 parameter \A_SIGNED 1'0
20153 parameter \A_WIDTH 5'11110
20154 parameter \B_SIGNED 1'0
20155 parameter \B_WIDTH 5'11110
20156 parameter \Y_WIDTH 5'11110
20161 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
20163 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
20165 parameter \A_SIGNED 1'0
20166 parameter \A_WIDTH 5'11110
20167 parameter \B_SIGNED 1'0
20168 parameter \B_WIDTH 5'11110
20169 parameter \Y_WIDTH 5'11110
20171 connect \B \s_rd1_c
20175 assign \q_int$next \q_int
20176 assign \q_int$next $5
20177 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
20180 assign \q_int$next 30'000000000000000000000000000000
20183 update \q_int 30'000000000000000000000000000000
20185 update \q_int \q_int$next
20187 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
20188 wire width 30 \q_rd1_c
20189 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
20191 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
20193 parameter \A_SIGNED 1'0
20194 parameter \A_WIDTH 5'11110
20195 parameter \Y_WIDTH 5'11110
20196 connect \A \r_rd1_c
20199 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
20201 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
20203 parameter \A_SIGNED 1'0
20204 parameter \A_WIDTH 5'11110
20205 parameter \B_SIGNED 1'0
20206 parameter \B_WIDTH 5'11110
20207 parameter \Y_WIDTH 5'11110
20212 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
20214 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
20216 parameter \A_SIGNED 1'0
20217 parameter \A_WIDTH 5'11110
20218 parameter \B_SIGNED 1'0
20219 parameter \B_WIDTH 5'11110
20220 parameter \Y_WIDTH 5'11110
20222 connect \B \s_rd1_c
20226 assign \q_rd1_c 30'000000000000000000000000000000
20227 assign \q_rd1_c $11
20230 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
20231 wire width 30 \qn_rd1_c
20232 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
20234 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
20236 parameter \A_SIGNED 1'0
20237 parameter \A_WIDTH 5'11110
20238 parameter \Y_WIDTH 5'11110
20239 connect \A \q_rd1_c
20243 assign \qn_rd1_c 30'000000000000000000000000000000
20244 assign \qn_rd1_c $13
20247 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
20249 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
20251 parameter \A_SIGNED 1'0
20252 parameter \A_WIDTH 5'11110
20253 parameter \B_SIGNED 1'0
20254 parameter \B_WIDTH 5'11110
20255 parameter \Y_WIDTH 5'11110
20256 connect \A \q_rd1_c
20261 assign \qlq_rd1_c 30'000000000000000000000000000000
20262 assign \qlq_rd1_c $15
20266 attribute \generator "nMigen"
20267 attribute \nmigen.hierarchy "top.dm17.src3_c"
20269 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
20270 wire width 1 input 0 \rst
20271 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
20272 wire width 1 input 1 \clk
20273 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
20274 wire width 30 input 2 \r_rd2_c
20275 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
20276 wire width 30 input 3 \s_rd2_c
20277 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
20278 wire width 30 output 4 \qlq_rd2_c
20279 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
20280 wire width 30 \q_int
20281 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
20282 wire width 30 \q_int$next
20283 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
20285 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
20287 parameter \A_SIGNED 1'0
20288 parameter \A_WIDTH 5'11110
20289 parameter \Y_WIDTH 5'11110
20290 connect \A \r_rd2_c
20293 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
20295 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
20297 parameter \A_SIGNED 1'0
20298 parameter \A_WIDTH 5'11110
20299 parameter \B_SIGNED 1'0
20300 parameter \B_WIDTH 5'11110
20301 parameter \Y_WIDTH 5'11110
20306 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
20308 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
20310 parameter \A_SIGNED 1'0
20311 parameter \A_WIDTH 5'11110
20312 parameter \B_SIGNED 1'0
20313 parameter \B_WIDTH 5'11110
20314 parameter \Y_WIDTH 5'11110
20316 connect \B \s_rd2_c
20320 assign \q_int$next \q_int
20321 assign \q_int$next $5
20322 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
20325 assign \q_int$next 30'000000000000000000000000000000
20328 update \q_int 30'000000000000000000000000000000
20330 update \q_int \q_int$next
20332 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
20333 wire width 30 \q_rd2_c
20334 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
20336 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
20338 parameter \A_SIGNED 1'0
20339 parameter \A_WIDTH 5'11110
20340 parameter \Y_WIDTH 5'11110
20341 connect \A \r_rd2_c
20344 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
20346 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
20348 parameter \A_SIGNED 1'0
20349 parameter \A_WIDTH 5'11110
20350 parameter \B_SIGNED 1'0
20351 parameter \B_WIDTH 5'11110
20352 parameter \Y_WIDTH 5'11110
20357 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
20359 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
20361 parameter \A_SIGNED 1'0
20362 parameter \A_WIDTH 5'11110
20363 parameter \B_SIGNED 1'0
20364 parameter \B_WIDTH 5'11110
20365 parameter \Y_WIDTH 5'11110
20367 connect \B \s_rd2_c
20371 assign \q_rd2_c 30'000000000000000000000000000000
20372 assign \q_rd2_c $11
20375 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
20376 wire width 30 \qn_rd2_c
20377 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
20379 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
20381 parameter \A_SIGNED 1'0
20382 parameter \A_WIDTH 5'11110
20383 parameter \Y_WIDTH 5'11110
20384 connect \A \q_rd2_c
20388 assign \qn_rd2_c 30'000000000000000000000000000000
20389 assign \qn_rd2_c $13
20392 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
20394 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
20396 parameter \A_SIGNED 1'0
20397 parameter \A_WIDTH 5'11110
20398 parameter \B_SIGNED 1'0
20399 parameter \B_WIDTH 5'11110
20400 parameter \Y_WIDTH 5'11110
20401 connect \A \q_rd2_c
20406 assign \qlq_rd2_c 30'000000000000000000000000000000
20407 assign \qlq_rd2_c $15
20411 attribute \generator "nMigen"
20412 attribute \nmigen.hierarchy "top.dm17.dst1_c"
20414 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
20415 wire width 1 input 0 \rst
20416 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
20417 wire width 1 input 1 \clk
20418 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
20419 wire width 30 input 2 \r_wr0_c
20420 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
20421 wire width 30 input 3 \s_wr0_c
20422 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
20423 wire width 30 output 4 \qlq_wr0_c
20424 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
20425 wire width 30 \q_int
20426 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
20427 wire width 30 \q_int$next
20428 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
20430 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
20432 parameter \A_SIGNED 1'0
20433 parameter \A_WIDTH 5'11110
20434 parameter \Y_WIDTH 5'11110
20435 connect \A \r_wr0_c
20438 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
20440 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
20442 parameter \A_SIGNED 1'0
20443 parameter \A_WIDTH 5'11110
20444 parameter \B_SIGNED 1'0
20445 parameter \B_WIDTH 5'11110
20446 parameter \Y_WIDTH 5'11110
20451 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
20453 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
20455 parameter \A_SIGNED 1'0
20456 parameter \A_WIDTH 5'11110
20457 parameter \B_SIGNED 1'0
20458 parameter \B_WIDTH 5'11110
20459 parameter \Y_WIDTH 5'11110
20461 connect \B \s_wr0_c
20465 assign \q_int$next \q_int
20466 assign \q_int$next $5
20467 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
20470 assign \q_int$next 30'000000000000000000000000000000
20473 update \q_int 30'000000000000000000000000000000
20475 update \q_int \q_int$next
20477 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
20478 wire width 30 \q_wr0_c
20479 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
20481 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
20483 parameter \A_SIGNED 1'0
20484 parameter \A_WIDTH 5'11110
20485 parameter \Y_WIDTH 5'11110
20486 connect \A \r_wr0_c
20489 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
20491 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
20493 parameter \A_SIGNED 1'0
20494 parameter \A_WIDTH 5'11110
20495 parameter \B_SIGNED 1'0
20496 parameter \B_WIDTH 5'11110
20497 parameter \Y_WIDTH 5'11110
20502 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
20504 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
20506 parameter \A_SIGNED 1'0
20507 parameter \A_WIDTH 5'11110
20508 parameter \B_SIGNED 1'0
20509 parameter \B_WIDTH 5'11110
20510 parameter \Y_WIDTH 5'11110
20512 connect \B \s_wr0_c
20516 assign \q_wr0_c 30'000000000000000000000000000000
20517 assign \q_wr0_c $11
20520 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
20521 wire width 30 \qn_wr0_c
20522 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
20524 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
20526 parameter \A_SIGNED 1'0
20527 parameter \A_WIDTH 5'11110
20528 parameter \Y_WIDTH 5'11110
20529 connect \A \q_wr0_c
20533 assign \qn_wr0_c 30'000000000000000000000000000000
20534 assign \qn_wr0_c $13
20537 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
20539 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
20541 parameter \A_SIGNED 1'0
20542 parameter \A_WIDTH 5'11110
20543 parameter \B_SIGNED 1'0
20544 parameter \B_WIDTH 5'11110
20545 parameter \Y_WIDTH 5'11110
20546 connect \A \q_wr0_c
20551 assign \qlq_wr0_c 30'000000000000000000000000000000
20552 assign \qlq_wr0_c $15
20556 attribute \generator "nMigen"
20557 attribute \nmigen.hierarchy "top.dm17.dst2_c"
20559 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
20560 wire width 1 input 0 \rst
20561 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
20562 wire width 1 input 1 \clk
20563 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
20564 wire width 30 input 2 \r_wr1_c
20565 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
20566 wire width 30 input 3 \s_wr1_c
20567 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
20568 wire width 30 output 4 \qlq_wr1_c
20569 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
20570 wire width 30 \q_int
20571 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
20572 wire width 30 \q_int$next
20573 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
20575 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
20577 parameter \A_SIGNED 1'0
20578 parameter \A_WIDTH 5'11110
20579 parameter \Y_WIDTH 5'11110
20580 connect \A \r_wr1_c
20583 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
20585 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
20587 parameter \A_SIGNED 1'0
20588 parameter \A_WIDTH 5'11110
20589 parameter \B_SIGNED 1'0
20590 parameter \B_WIDTH 5'11110
20591 parameter \Y_WIDTH 5'11110
20596 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
20598 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
20600 parameter \A_SIGNED 1'0
20601 parameter \A_WIDTH 5'11110
20602 parameter \B_SIGNED 1'0
20603 parameter \B_WIDTH 5'11110
20604 parameter \Y_WIDTH 5'11110
20606 connect \B \s_wr1_c
20610 assign \q_int$next \q_int
20611 assign \q_int$next $5
20612 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
20615 assign \q_int$next 30'000000000000000000000000000000
20618 update \q_int 30'000000000000000000000000000000
20620 update \q_int \q_int$next
20622 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
20623 wire width 30 \q_wr1_c
20624 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
20626 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
20628 parameter \A_SIGNED 1'0
20629 parameter \A_WIDTH 5'11110
20630 parameter \Y_WIDTH 5'11110
20631 connect \A \r_wr1_c
20634 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
20636 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
20638 parameter \A_SIGNED 1'0
20639 parameter \A_WIDTH 5'11110
20640 parameter \B_SIGNED 1'0
20641 parameter \B_WIDTH 5'11110
20642 parameter \Y_WIDTH 5'11110
20647 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
20649 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
20651 parameter \A_SIGNED 1'0
20652 parameter \A_WIDTH 5'11110
20653 parameter \B_SIGNED 1'0
20654 parameter \B_WIDTH 5'11110
20655 parameter \Y_WIDTH 5'11110
20657 connect \B \s_wr1_c
20661 assign \q_wr1_c 30'000000000000000000000000000000
20662 assign \q_wr1_c $11
20665 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
20666 wire width 30 \qn_wr1_c
20667 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
20669 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
20671 parameter \A_SIGNED 1'0
20672 parameter \A_WIDTH 5'11110
20673 parameter \Y_WIDTH 5'11110
20674 connect \A \q_wr1_c
20678 assign \qn_wr1_c 30'000000000000000000000000000000
20679 assign \qn_wr1_c $13
20682 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
20684 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
20686 parameter \A_SIGNED 1'0
20687 parameter \A_WIDTH 5'11110
20688 parameter \B_SIGNED 1'0
20689 parameter \B_WIDTH 5'11110
20690 parameter \Y_WIDTH 5'11110
20691 connect \A \q_wr1_c
20696 assign \qlq_wr1_c 30'000000000000000000000000000000
20697 assign \qlq_wr1_c $15
20701 attribute \generator "nMigen"
20702 attribute \nmigen.hierarchy "top.dm17"
20704 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:39"
20705 wire width 30 output 0 \rd_wait_o
20706 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
20707 wire width 30 output 1 \wr_wait_o
20708 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
20709 wire width 30 input 2 \issue_i
20710 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
20711 wire width 30 input 3 \go_die_i
20712 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
20713 wire width 30 input 4 \gord1_i
20714 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
20715 wire width 30 input 5 \gord2_i
20716 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
20717 wire width 30 input 6 \gord3_i
20718 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
20719 wire width 30 input 7 \gowr1_i
20720 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
20721 wire width 30 input 8 \gowr2_i
20722 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:19"
20723 wire width 30 input 9 \rd_pend_i
20724 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:20"
20725 wire width 30 input 10 \wr_pend_i
20726 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
20727 wire width 1 input 11 \rst
20728 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
20729 wire width 1 input 12 \clk
20730 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
20731 wire width 30 \src1_c_r_rd0_c
20732 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
20733 wire width 30 \src1_c_s_rd0_c
20734 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
20735 wire width 30 \src1_c_qlq_rd0_c
20736 cell \src1_c$81 \src1_c
20739 connect \r_rd0_c \src1_c_r_rd0_c
20740 connect \s_rd0_c \src1_c_s_rd0_c
20741 connect \qlq_rd0_c \src1_c_qlq_rd0_c
20743 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
20744 wire width 30 \src2_c_r_rd1_c
20745 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
20746 wire width 30 \src2_c_s_rd1_c
20747 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
20748 wire width 30 \src2_c_qlq_rd1_c
20749 cell \src2_c$82 \src2_c
20752 connect \r_rd1_c \src2_c_r_rd1_c
20753 connect \s_rd1_c \src2_c_s_rd1_c
20754 connect \qlq_rd1_c \src2_c_qlq_rd1_c
20756 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
20757 wire width 30 \src3_c_r_rd2_c
20758 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
20759 wire width 30 \src3_c_s_rd2_c
20760 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
20761 wire width 30 \src3_c_qlq_rd2_c
20762 cell \src3_c$83 \src3_c
20765 connect \r_rd2_c \src3_c_r_rd2_c
20766 connect \s_rd2_c \src3_c_s_rd2_c
20767 connect \qlq_rd2_c \src3_c_qlq_rd2_c
20769 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
20770 wire width 30 \dst1_c_r_wr0_c
20771 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
20772 wire width 30 \dst1_c_s_wr0_c
20773 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
20774 wire width 30 \dst1_c_qlq_wr0_c
20775 cell \dst1_c$84 \dst1_c
20778 connect \r_wr0_c \dst1_c_r_wr0_c
20779 connect \s_wr0_c \dst1_c_s_wr0_c
20780 connect \qlq_wr0_c \dst1_c_qlq_wr0_c
20782 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
20783 wire width 30 \dst2_c_r_wr1_c
20784 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
20785 wire width 30 \dst2_c_s_wr1_c
20786 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
20787 wire width 30 \dst2_c_qlq_wr1_c
20788 cell \dst2_c$85 \dst2_c
20791 connect \r_wr1_c \dst2_c_r_wr1_c
20792 connect \s_wr1_c \dst2_c_s_wr1_c
20793 connect \qlq_wr1_c \dst2_c_qlq_wr1_c
20795 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
20797 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
20799 parameter \A_SIGNED 1'0
20800 parameter \A_WIDTH 5'11110
20801 parameter \B_SIGNED 1'0
20802 parameter \B_WIDTH 5'11110
20803 parameter \Y_WIDTH 5'11110
20804 connect \A \gowr1_i
20805 connect \B \go_die_i
20809 assign \dst1_c_r_wr0_c 30'111111111111111111111111111111
20810 assign \dst1_c_r_wr0_c $1
20813 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
20815 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
20817 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
20819 parameter \A_SIGNED 1'0
20820 parameter \A_WIDTH 5'11110
20821 parameter \B_SIGNED 1'0
20822 parameter \B_WIDTH 5'11110
20823 parameter \Y_WIDTH 5'11110
20824 connect \A \issue_i
20825 connect \B \wr_pend_i
20828 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
20830 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
20832 parameter \A_SIGNED 1'1
20833 parameter \A_WIDTH 5'11110
20834 parameter \B_SIGNED 1'1
20835 parameter \B_WIDTH 5'11110
20836 parameter \Y_WIDTH 5'11111
20838 connect \B 30'111111111111011111111111111111
20843 assign \dst1_c_s_wr0_c 30'000000000000000000000000000000
20844 assign \dst1_c_s_wr0_c $3 [29:0]
20847 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
20849 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
20851 parameter \A_SIGNED 1'0
20852 parameter \A_WIDTH 5'11110
20853 parameter \B_SIGNED 1'0
20854 parameter \B_WIDTH 5'11110
20855 parameter \Y_WIDTH 5'11110
20856 connect \A \gowr2_i
20857 connect \B \go_die_i
20861 assign \dst2_c_r_wr1_c 30'111111111111111111111111111111
20862 assign \dst2_c_r_wr1_c $8
20865 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
20867 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
20869 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
20871 parameter \A_SIGNED 1'0
20872 parameter \A_WIDTH 5'11110
20873 parameter \B_SIGNED 1'0
20874 parameter \B_WIDTH 5'11110
20875 parameter \Y_WIDTH 5'11110
20876 connect \A \issue_i
20877 connect \B \wr_pend_i
20880 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
20882 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
20884 parameter \A_SIGNED 1'1
20885 parameter \A_WIDTH 5'11110
20886 parameter \B_SIGNED 1'1
20887 parameter \B_WIDTH 5'11110
20888 parameter \Y_WIDTH 5'11111
20890 connect \B 30'111111111111011111111111111111
20895 assign \dst2_c_s_wr1_c 30'000000000000000000000000000000
20896 assign \dst2_c_s_wr1_c $10 [29:0]
20899 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
20901 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
20903 parameter \A_SIGNED 1'0
20904 parameter \A_WIDTH 5'11110
20905 parameter \B_SIGNED 1'0
20906 parameter \B_WIDTH 5'11110
20907 parameter \Y_WIDTH 5'11110
20908 connect \A \gord1_i
20909 connect \B \go_die_i
20913 assign \src1_c_r_rd0_c 30'111111111111111111111111111111
20914 assign \src1_c_r_rd0_c $15
20917 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
20919 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
20921 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
20923 parameter \A_SIGNED 1'0
20924 parameter \A_WIDTH 5'11110
20925 parameter \B_SIGNED 1'0
20926 parameter \B_WIDTH 5'11110
20927 parameter \Y_WIDTH 5'11110
20928 connect \A \issue_i
20929 connect \B \rd_pend_i
20932 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
20934 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
20936 parameter \A_SIGNED 1'1
20937 parameter \A_WIDTH 5'11110
20938 parameter \B_SIGNED 1'1
20939 parameter \B_WIDTH 5'11110
20940 parameter \Y_WIDTH 5'11111
20942 connect \B 30'111111111111011111111111111111
20947 assign \src1_c_s_rd0_c 30'000000000000000000000000000000
20948 assign \src1_c_s_rd0_c $17 [29:0]
20951 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
20953 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
20955 parameter \A_SIGNED 1'0
20956 parameter \A_WIDTH 5'11110
20957 parameter \B_SIGNED 1'0
20958 parameter \B_WIDTH 5'11110
20959 parameter \Y_WIDTH 5'11110
20960 connect \A \gord2_i
20961 connect \B \go_die_i
20965 assign \src2_c_r_rd1_c 30'111111111111111111111111111111
20966 assign \src2_c_r_rd1_c $22
20969 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
20971 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
20973 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
20975 parameter \A_SIGNED 1'0
20976 parameter \A_WIDTH 5'11110
20977 parameter \B_SIGNED 1'0
20978 parameter \B_WIDTH 5'11110
20979 parameter \Y_WIDTH 5'11110
20980 connect \A \issue_i
20981 connect \B \rd_pend_i
20984 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
20986 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
20988 parameter \A_SIGNED 1'1
20989 parameter \A_WIDTH 5'11110
20990 parameter \B_SIGNED 1'1
20991 parameter \B_WIDTH 5'11110
20992 parameter \Y_WIDTH 5'11111
20994 connect \B 30'111111111111011111111111111111
20999 assign \src2_c_s_rd1_c 30'000000000000000000000000000000
21000 assign \src2_c_s_rd1_c $24 [29:0]
21003 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
21005 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
21007 parameter \A_SIGNED 1'0
21008 parameter \A_WIDTH 5'11110
21009 parameter \B_SIGNED 1'0
21010 parameter \B_WIDTH 5'11110
21011 parameter \Y_WIDTH 5'11110
21012 connect \A \gord3_i
21013 connect \B \go_die_i
21017 assign \src3_c_r_rd2_c 30'111111111111111111111111111111
21018 assign \src3_c_r_rd2_c $29
21021 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
21023 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
21025 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
21027 parameter \A_SIGNED 1'0
21028 parameter \A_WIDTH 5'11110
21029 parameter \B_SIGNED 1'0
21030 parameter \B_WIDTH 5'11110
21031 parameter \Y_WIDTH 5'11110
21032 connect \A \issue_i
21033 connect \B \rd_pend_i
21036 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
21038 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
21040 parameter \A_SIGNED 1'1
21041 parameter \A_WIDTH 5'11110
21042 parameter \B_SIGNED 1'1
21043 parameter \B_WIDTH 5'11110
21044 parameter \Y_WIDTH 5'11111
21046 connect \B 30'111111111111011111111111111111
21051 assign \src3_c_s_rd2_c 30'000000000000000000000000000000
21052 assign \src3_c_s_rd2_c $31 [29:0]
21055 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
21057 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
21059 parameter \A_SIGNED 1'0
21060 parameter \A_WIDTH 5'11110
21061 parameter \B_SIGNED 1'0
21062 parameter \B_WIDTH 5'11110
21063 parameter \Y_WIDTH 5'11110
21064 connect \A \src1_c_qlq_rd0_c
21065 connect \B \src2_c_qlq_rd1_c
21068 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
21070 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
21072 parameter \A_SIGNED 1'0
21073 parameter \A_WIDTH 5'11110
21074 parameter \B_SIGNED 1'0
21075 parameter \B_WIDTH 5'11110
21076 parameter \Y_WIDTH 5'11110
21078 connect \B \src3_c_qlq_rd2_c
21081 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
21083 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
21085 parameter \A_SIGNED 1'0
21086 parameter \A_WIDTH 5'11110
21087 parameter \Y_WIDTH 5'11110
21088 connect \A \issue_i
21091 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
21093 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
21095 parameter \A_SIGNED 1'0
21096 parameter \A_WIDTH 5'11110
21097 parameter \B_SIGNED 1'0
21098 parameter \B_WIDTH 5'11110
21099 parameter \Y_WIDTH 5'11110
21105 assign \rd_wait_o 30'000000000000000000000000000000
21106 assign \rd_wait_o $42
21109 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
21111 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
21113 parameter \A_SIGNED 1'0
21114 parameter \A_WIDTH 5'11110
21115 parameter \B_SIGNED 1'0
21116 parameter \B_WIDTH 5'11110
21117 parameter \Y_WIDTH 5'11110
21118 connect \A \dst1_c_qlq_wr0_c
21119 connect \B \dst2_c_qlq_wr1_c
21122 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
21124 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
21126 parameter \A_SIGNED 1'0
21127 parameter \A_WIDTH 5'11110
21128 parameter \Y_WIDTH 5'11110
21129 connect \A \issue_i
21132 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
21134 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
21136 parameter \A_SIGNED 1'0
21137 parameter \A_WIDTH 5'11110
21138 parameter \B_SIGNED 1'0
21139 parameter \B_WIDTH 5'11110
21140 parameter \Y_WIDTH 5'11110
21146 assign \wr_wait_o 30'000000000000000000000000000000
21147 assign \wr_wait_o $48
21151 attribute \generator "nMigen"
21152 attribute \nmigen.hierarchy "top.dm18.src1_c"
21154 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
21155 wire width 1 input 0 \rst
21156 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
21157 wire width 1 input 1 \clk
21158 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
21159 wire width 30 input 2 \r_rd0_c
21160 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
21161 wire width 30 input 3 \s_rd0_c
21162 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
21163 wire width 30 output 4 \qlq_rd0_c
21164 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
21165 wire width 30 \q_int
21166 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
21167 wire width 30 \q_int$next
21168 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
21170 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
21172 parameter \A_SIGNED 1'0
21173 parameter \A_WIDTH 5'11110
21174 parameter \Y_WIDTH 5'11110
21175 connect \A \r_rd0_c
21178 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
21180 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
21182 parameter \A_SIGNED 1'0
21183 parameter \A_WIDTH 5'11110
21184 parameter \B_SIGNED 1'0
21185 parameter \B_WIDTH 5'11110
21186 parameter \Y_WIDTH 5'11110
21191 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
21193 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
21195 parameter \A_SIGNED 1'0
21196 parameter \A_WIDTH 5'11110
21197 parameter \B_SIGNED 1'0
21198 parameter \B_WIDTH 5'11110
21199 parameter \Y_WIDTH 5'11110
21201 connect \B \s_rd0_c
21205 assign \q_int$next \q_int
21206 assign \q_int$next $5
21207 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
21210 assign \q_int$next 30'000000000000000000000000000000
21213 update \q_int 30'000000000000000000000000000000
21215 update \q_int \q_int$next
21217 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
21218 wire width 30 \q_rd0_c
21219 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
21221 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
21223 parameter \A_SIGNED 1'0
21224 parameter \A_WIDTH 5'11110
21225 parameter \Y_WIDTH 5'11110
21226 connect \A \r_rd0_c
21229 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
21231 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
21233 parameter \A_SIGNED 1'0
21234 parameter \A_WIDTH 5'11110
21235 parameter \B_SIGNED 1'0
21236 parameter \B_WIDTH 5'11110
21237 parameter \Y_WIDTH 5'11110
21242 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
21244 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
21246 parameter \A_SIGNED 1'0
21247 parameter \A_WIDTH 5'11110
21248 parameter \B_SIGNED 1'0
21249 parameter \B_WIDTH 5'11110
21250 parameter \Y_WIDTH 5'11110
21252 connect \B \s_rd0_c
21256 assign \q_rd0_c 30'000000000000000000000000000000
21257 assign \q_rd0_c $11
21260 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
21261 wire width 30 \qn_rd0_c
21262 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
21264 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
21266 parameter \A_SIGNED 1'0
21267 parameter \A_WIDTH 5'11110
21268 parameter \Y_WIDTH 5'11110
21269 connect \A \q_rd0_c
21273 assign \qn_rd0_c 30'000000000000000000000000000000
21274 assign \qn_rd0_c $13
21277 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
21279 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
21281 parameter \A_SIGNED 1'0
21282 parameter \A_WIDTH 5'11110
21283 parameter \B_SIGNED 1'0
21284 parameter \B_WIDTH 5'11110
21285 parameter \Y_WIDTH 5'11110
21286 connect \A \q_rd0_c
21291 assign \qlq_rd0_c 30'000000000000000000000000000000
21292 assign \qlq_rd0_c $15
21296 attribute \generator "nMigen"
21297 attribute \nmigen.hierarchy "top.dm18.src2_c"
21299 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
21300 wire width 1 input 0 \rst
21301 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
21302 wire width 1 input 1 \clk
21303 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
21304 wire width 30 input 2 \r_rd1_c
21305 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
21306 wire width 30 input 3 \s_rd1_c
21307 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
21308 wire width 30 output 4 \qlq_rd1_c
21309 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
21310 wire width 30 \q_int
21311 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
21312 wire width 30 \q_int$next
21313 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
21315 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
21317 parameter \A_SIGNED 1'0
21318 parameter \A_WIDTH 5'11110
21319 parameter \Y_WIDTH 5'11110
21320 connect \A \r_rd1_c
21323 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
21325 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
21327 parameter \A_SIGNED 1'0
21328 parameter \A_WIDTH 5'11110
21329 parameter \B_SIGNED 1'0
21330 parameter \B_WIDTH 5'11110
21331 parameter \Y_WIDTH 5'11110
21336 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
21338 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
21340 parameter \A_SIGNED 1'0
21341 parameter \A_WIDTH 5'11110
21342 parameter \B_SIGNED 1'0
21343 parameter \B_WIDTH 5'11110
21344 parameter \Y_WIDTH 5'11110
21346 connect \B \s_rd1_c
21350 assign \q_int$next \q_int
21351 assign \q_int$next $5
21352 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
21355 assign \q_int$next 30'000000000000000000000000000000
21358 update \q_int 30'000000000000000000000000000000
21360 update \q_int \q_int$next
21362 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
21363 wire width 30 \q_rd1_c
21364 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
21366 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
21368 parameter \A_SIGNED 1'0
21369 parameter \A_WIDTH 5'11110
21370 parameter \Y_WIDTH 5'11110
21371 connect \A \r_rd1_c
21374 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
21376 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
21378 parameter \A_SIGNED 1'0
21379 parameter \A_WIDTH 5'11110
21380 parameter \B_SIGNED 1'0
21381 parameter \B_WIDTH 5'11110
21382 parameter \Y_WIDTH 5'11110
21387 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
21389 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
21391 parameter \A_SIGNED 1'0
21392 parameter \A_WIDTH 5'11110
21393 parameter \B_SIGNED 1'0
21394 parameter \B_WIDTH 5'11110
21395 parameter \Y_WIDTH 5'11110
21397 connect \B \s_rd1_c
21401 assign \q_rd1_c 30'000000000000000000000000000000
21402 assign \q_rd1_c $11
21405 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
21406 wire width 30 \qn_rd1_c
21407 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
21409 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
21411 parameter \A_SIGNED 1'0
21412 parameter \A_WIDTH 5'11110
21413 parameter \Y_WIDTH 5'11110
21414 connect \A \q_rd1_c
21418 assign \qn_rd1_c 30'000000000000000000000000000000
21419 assign \qn_rd1_c $13
21422 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
21424 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
21426 parameter \A_SIGNED 1'0
21427 parameter \A_WIDTH 5'11110
21428 parameter \B_SIGNED 1'0
21429 parameter \B_WIDTH 5'11110
21430 parameter \Y_WIDTH 5'11110
21431 connect \A \q_rd1_c
21436 assign \qlq_rd1_c 30'000000000000000000000000000000
21437 assign \qlq_rd1_c $15
21441 attribute \generator "nMigen"
21442 attribute \nmigen.hierarchy "top.dm18.src3_c"
21444 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
21445 wire width 1 input 0 \rst
21446 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
21447 wire width 1 input 1 \clk
21448 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
21449 wire width 30 input 2 \r_rd2_c
21450 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
21451 wire width 30 input 3 \s_rd2_c
21452 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
21453 wire width 30 output 4 \qlq_rd2_c
21454 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
21455 wire width 30 \q_int
21456 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
21457 wire width 30 \q_int$next
21458 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
21460 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
21462 parameter \A_SIGNED 1'0
21463 parameter \A_WIDTH 5'11110
21464 parameter \Y_WIDTH 5'11110
21465 connect \A \r_rd2_c
21468 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
21470 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
21472 parameter \A_SIGNED 1'0
21473 parameter \A_WIDTH 5'11110
21474 parameter \B_SIGNED 1'0
21475 parameter \B_WIDTH 5'11110
21476 parameter \Y_WIDTH 5'11110
21481 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
21483 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
21485 parameter \A_SIGNED 1'0
21486 parameter \A_WIDTH 5'11110
21487 parameter \B_SIGNED 1'0
21488 parameter \B_WIDTH 5'11110
21489 parameter \Y_WIDTH 5'11110
21491 connect \B \s_rd2_c
21495 assign \q_int$next \q_int
21496 assign \q_int$next $5
21497 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
21500 assign \q_int$next 30'000000000000000000000000000000
21503 update \q_int 30'000000000000000000000000000000
21505 update \q_int \q_int$next
21507 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
21508 wire width 30 \q_rd2_c
21509 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
21511 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
21513 parameter \A_SIGNED 1'0
21514 parameter \A_WIDTH 5'11110
21515 parameter \Y_WIDTH 5'11110
21516 connect \A \r_rd2_c
21519 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
21521 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
21523 parameter \A_SIGNED 1'0
21524 parameter \A_WIDTH 5'11110
21525 parameter \B_SIGNED 1'0
21526 parameter \B_WIDTH 5'11110
21527 parameter \Y_WIDTH 5'11110
21532 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
21534 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
21536 parameter \A_SIGNED 1'0
21537 parameter \A_WIDTH 5'11110
21538 parameter \B_SIGNED 1'0
21539 parameter \B_WIDTH 5'11110
21540 parameter \Y_WIDTH 5'11110
21542 connect \B \s_rd2_c
21546 assign \q_rd2_c 30'000000000000000000000000000000
21547 assign \q_rd2_c $11
21550 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
21551 wire width 30 \qn_rd2_c
21552 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
21554 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
21556 parameter \A_SIGNED 1'0
21557 parameter \A_WIDTH 5'11110
21558 parameter \Y_WIDTH 5'11110
21559 connect \A \q_rd2_c
21563 assign \qn_rd2_c 30'000000000000000000000000000000
21564 assign \qn_rd2_c $13
21567 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
21569 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
21571 parameter \A_SIGNED 1'0
21572 parameter \A_WIDTH 5'11110
21573 parameter \B_SIGNED 1'0
21574 parameter \B_WIDTH 5'11110
21575 parameter \Y_WIDTH 5'11110
21576 connect \A \q_rd2_c
21581 assign \qlq_rd2_c 30'000000000000000000000000000000
21582 assign \qlq_rd2_c $15
21586 attribute \generator "nMigen"
21587 attribute \nmigen.hierarchy "top.dm18.dst1_c"
21589 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
21590 wire width 1 input 0 \rst
21591 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
21592 wire width 1 input 1 \clk
21593 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
21594 wire width 30 input 2 \r_wr0_c
21595 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
21596 wire width 30 input 3 \s_wr0_c
21597 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
21598 wire width 30 output 4 \qlq_wr0_c
21599 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
21600 wire width 30 \q_int
21601 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
21602 wire width 30 \q_int$next
21603 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
21605 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
21607 parameter \A_SIGNED 1'0
21608 parameter \A_WIDTH 5'11110
21609 parameter \Y_WIDTH 5'11110
21610 connect \A \r_wr0_c
21613 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
21615 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
21617 parameter \A_SIGNED 1'0
21618 parameter \A_WIDTH 5'11110
21619 parameter \B_SIGNED 1'0
21620 parameter \B_WIDTH 5'11110
21621 parameter \Y_WIDTH 5'11110
21626 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
21628 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
21630 parameter \A_SIGNED 1'0
21631 parameter \A_WIDTH 5'11110
21632 parameter \B_SIGNED 1'0
21633 parameter \B_WIDTH 5'11110
21634 parameter \Y_WIDTH 5'11110
21636 connect \B \s_wr0_c
21640 assign \q_int$next \q_int
21641 assign \q_int$next $5
21642 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
21645 assign \q_int$next 30'000000000000000000000000000000
21648 update \q_int 30'000000000000000000000000000000
21650 update \q_int \q_int$next
21652 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
21653 wire width 30 \q_wr0_c
21654 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
21656 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
21658 parameter \A_SIGNED 1'0
21659 parameter \A_WIDTH 5'11110
21660 parameter \Y_WIDTH 5'11110
21661 connect \A \r_wr0_c
21664 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
21666 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
21668 parameter \A_SIGNED 1'0
21669 parameter \A_WIDTH 5'11110
21670 parameter \B_SIGNED 1'0
21671 parameter \B_WIDTH 5'11110
21672 parameter \Y_WIDTH 5'11110
21677 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
21679 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
21681 parameter \A_SIGNED 1'0
21682 parameter \A_WIDTH 5'11110
21683 parameter \B_SIGNED 1'0
21684 parameter \B_WIDTH 5'11110
21685 parameter \Y_WIDTH 5'11110
21687 connect \B \s_wr0_c
21691 assign \q_wr0_c 30'000000000000000000000000000000
21692 assign \q_wr0_c $11
21695 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
21696 wire width 30 \qn_wr0_c
21697 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
21699 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
21701 parameter \A_SIGNED 1'0
21702 parameter \A_WIDTH 5'11110
21703 parameter \Y_WIDTH 5'11110
21704 connect \A \q_wr0_c
21708 assign \qn_wr0_c 30'000000000000000000000000000000
21709 assign \qn_wr0_c $13
21712 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
21714 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
21716 parameter \A_SIGNED 1'0
21717 parameter \A_WIDTH 5'11110
21718 parameter \B_SIGNED 1'0
21719 parameter \B_WIDTH 5'11110
21720 parameter \Y_WIDTH 5'11110
21721 connect \A \q_wr0_c
21726 assign \qlq_wr0_c 30'000000000000000000000000000000
21727 assign \qlq_wr0_c $15
21731 attribute \generator "nMigen"
21732 attribute \nmigen.hierarchy "top.dm18.dst2_c"
21734 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
21735 wire width 1 input 0 \rst
21736 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
21737 wire width 1 input 1 \clk
21738 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
21739 wire width 30 input 2 \r_wr1_c
21740 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
21741 wire width 30 input 3 \s_wr1_c
21742 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
21743 wire width 30 output 4 \qlq_wr1_c
21744 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
21745 wire width 30 \q_int
21746 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
21747 wire width 30 \q_int$next
21748 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
21750 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
21752 parameter \A_SIGNED 1'0
21753 parameter \A_WIDTH 5'11110
21754 parameter \Y_WIDTH 5'11110
21755 connect \A \r_wr1_c
21758 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
21760 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
21762 parameter \A_SIGNED 1'0
21763 parameter \A_WIDTH 5'11110
21764 parameter \B_SIGNED 1'0
21765 parameter \B_WIDTH 5'11110
21766 parameter \Y_WIDTH 5'11110
21771 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
21773 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
21775 parameter \A_SIGNED 1'0
21776 parameter \A_WIDTH 5'11110
21777 parameter \B_SIGNED 1'0
21778 parameter \B_WIDTH 5'11110
21779 parameter \Y_WIDTH 5'11110
21781 connect \B \s_wr1_c
21785 assign \q_int$next \q_int
21786 assign \q_int$next $5
21787 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
21790 assign \q_int$next 30'000000000000000000000000000000
21793 update \q_int 30'000000000000000000000000000000
21795 update \q_int \q_int$next
21797 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
21798 wire width 30 \q_wr1_c
21799 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
21801 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
21803 parameter \A_SIGNED 1'0
21804 parameter \A_WIDTH 5'11110
21805 parameter \Y_WIDTH 5'11110
21806 connect \A \r_wr1_c
21809 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
21811 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
21813 parameter \A_SIGNED 1'0
21814 parameter \A_WIDTH 5'11110
21815 parameter \B_SIGNED 1'0
21816 parameter \B_WIDTH 5'11110
21817 parameter \Y_WIDTH 5'11110
21822 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
21824 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
21826 parameter \A_SIGNED 1'0
21827 parameter \A_WIDTH 5'11110
21828 parameter \B_SIGNED 1'0
21829 parameter \B_WIDTH 5'11110
21830 parameter \Y_WIDTH 5'11110
21832 connect \B \s_wr1_c
21836 assign \q_wr1_c 30'000000000000000000000000000000
21837 assign \q_wr1_c $11
21840 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
21841 wire width 30 \qn_wr1_c
21842 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
21844 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
21846 parameter \A_SIGNED 1'0
21847 parameter \A_WIDTH 5'11110
21848 parameter \Y_WIDTH 5'11110
21849 connect \A \q_wr1_c
21853 assign \qn_wr1_c 30'000000000000000000000000000000
21854 assign \qn_wr1_c $13
21857 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
21859 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
21861 parameter \A_SIGNED 1'0
21862 parameter \A_WIDTH 5'11110
21863 parameter \B_SIGNED 1'0
21864 parameter \B_WIDTH 5'11110
21865 parameter \Y_WIDTH 5'11110
21866 connect \A \q_wr1_c
21871 assign \qlq_wr1_c 30'000000000000000000000000000000
21872 assign \qlq_wr1_c $15
21876 attribute \generator "nMigen"
21877 attribute \nmigen.hierarchy "top.dm18"
21879 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:39"
21880 wire width 30 output 0 \rd_wait_o
21881 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
21882 wire width 30 output 1 \wr_wait_o
21883 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
21884 wire width 30 input 2 \issue_i
21885 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
21886 wire width 30 input 3 \go_die_i
21887 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
21888 wire width 30 input 4 \gord1_i
21889 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
21890 wire width 30 input 5 \gord2_i
21891 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
21892 wire width 30 input 6 \gord3_i
21893 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
21894 wire width 30 input 7 \gowr1_i
21895 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
21896 wire width 30 input 8 \gowr2_i
21897 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:19"
21898 wire width 30 input 9 \rd_pend_i
21899 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:20"
21900 wire width 30 input 10 \wr_pend_i
21901 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
21902 wire width 1 input 11 \rst
21903 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
21904 wire width 1 input 12 \clk
21905 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
21906 wire width 30 \src1_c_r_rd0_c
21907 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
21908 wire width 30 \src1_c_s_rd0_c
21909 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
21910 wire width 30 \src1_c_qlq_rd0_c
21911 cell \src1_c$86 \src1_c
21914 connect \r_rd0_c \src1_c_r_rd0_c
21915 connect \s_rd0_c \src1_c_s_rd0_c
21916 connect \qlq_rd0_c \src1_c_qlq_rd0_c
21918 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
21919 wire width 30 \src2_c_r_rd1_c
21920 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
21921 wire width 30 \src2_c_s_rd1_c
21922 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
21923 wire width 30 \src2_c_qlq_rd1_c
21924 cell \src2_c$87 \src2_c
21927 connect \r_rd1_c \src2_c_r_rd1_c
21928 connect \s_rd1_c \src2_c_s_rd1_c
21929 connect \qlq_rd1_c \src2_c_qlq_rd1_c
21931 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
21932 wire width 30 \src3_c_r_rd2_c
21933 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
21934 wire width 30 \src3_c_s_rd2_c
21935 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
21936 wire width 30 \src3_c_qlq_rd2_c
21937 cell \src3_c$88 \src3_c
21940 connect \r_rd2_c \src3_c_r_rd2_c
21941 connect \s_rd2_c \src3_c_s_rd2_c
21942 connect \qlq_rd2_c \src3_c_qlq_rd2_c
21944 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
21945 wire width 30 \dst1_c_r_wr0_c
21946 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
21947 wire width 30 \dst1_c_s_wr0_c
21948 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
21949 wire width 30 \dst1_c_qlq_wr0_c
21950 cell \dst1_c$89 \dst1_c
21953 connect \r_wr0_c \dst1_c_r_wr0_c
21954 connect \s_wr0_c \dst1_c_s_wr0_c
21955 connect \qlq_wr0_c \dst1_c_qlq_wr0_c
21957 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
21958 wire width 30 \dst2_c_r_wr1_c
21959 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
21960 wire width 30 \dst2_c_s_wr1_c
21961 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
21962 wire width 30 \dst2_c_qlq_wr1_c
21963 cell \dst2_c$90 \dst2_c
21966 connect \r_wr1_c \dst2_c_r_wr1_c
21967 connect \s_wr1_c \dst2_c_s_wr1_c
21968 connect \qlq_wr1_c \dst2_c_qlq_wr1_c
21970 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
21972 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
21974 parameter \A_SIGNED 1'0
21975 parameter \A_WIDTH 5'11110
21976 parameter \B_SIGNED 1'0
21977 parameter \B_WIDTH 5'11110
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21980 connect \B \go_die_i
21984 assign \dst1_c_r_wr0_c 30'111111111111111111111111111111
21985 assign \dst1_c_r_wr0_c $1
21988 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
21990 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
21992 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
21994 parameter \A_SIGNED 1'0
21995 parameter \A_WIDTH 5'11110
21996 parameter \B_SIGNED 1'0
21997 parameter \B_WIDTH 5'11110
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22000 connect \B \wr_pend_i
22003 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
22005 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
22007 parameter \A_SIGNED 1'1
22008 parameter \A_WIDTH 5'11110
22009 parameter \B_SIGNED 1'1
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22013 connect \B 30'111111111110111111111111111111
22018 assign \dst1_c_s_wr0_c 30'000000000000000000000000000000
22019 assign \dst1_c_s_wr0_c $3 [29:0]
22022 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
22024 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
22026 parameter \A_SIGNED 1'0
22027 parameter \A_WIDTH 5'11110
22028 parameter \B_SIGNED 1'0
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22031 connect \A \gowr2_i
22032 connect \B \go_die_i
22036 assign \dst2_c_r_wr1_c 30'111111111111111111111111111111
22037 assign \dst2_c_r_wr1_c $8
22040 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
22042 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
22044 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
22046 parameter \A_SIGNED 1'0
22047 parameter \A_WIDTH 5'11110
22048 parameter \B_SIGNED 1'0
22049 parameter \B_WIDTH 5'11110
22050 parameter \Y_WIDTH 5'11110
22051 connect \A \issue_i
22052 connect \B \wr_pend_i
22055 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
22057 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
22059 parameter \A_SIGNED 1'1
22060 parameter \A_WIDTH 5'11110
22061 parameter \B_SIGNED 1'1
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22065 connect \B 30'111111111110111111111111111111
22070 assign \dst2_c_s_wr1_c 30'000000000000000000000000000000
22071 assign \dst2_c_s_wr1_c $10 [29:0]
22074 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
22076 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
22078 parameter \A_SIGNED 1'0
22079 parameter \A_WIDTH 5'11110
22080 parameter \B_SIGNED 1'0
22081 parameter \B_WIDTH 5'11110
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22083 connect \A \gord1_i
22084 connect \B \go_die_i
22088 assign \src1_c_r_rd0_c 30'111111111111111111111111111111
22089 assign \src1_c_r_rd0_c $15
22092 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
22094 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
22096 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
22098 parameter \A_SIGNED 1'0
22099 parameter \A_WIDTH 5'11110
22100 parameter \B_SIGNED 1'0
22101 parameter \B_WIDTH 5'11110
22102 parameter \Y_WIDTH 5'11110
22103 connect \A \issue_i
22104 connect \B \rd_pend_i
22107 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
22109 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
22111 parameter \A_SIGNED 1'1
22112 parameter \A_WIDTH 5'11110
22113 parameter \B_SIGNED 1'1
22114 parameter \B_WIDTH 5'11110
22115 parameter \Y_WIDTH 5'11111
22117 connect \B 30'111111111110111111111111111111
22122 assign \src1_c_s_rd0_c 30'000000000000000000000000000000
22123 assign \src1_c_s_rd0_c $17 [29:0]
22126 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
22128 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
22130 parameter \A_SIGNED 1'0
22131 parameter \A_WIDTH 5'11110
22132 parameter \B_SIGNED 1'0
22133 parameter \B_WIDTH 5'11110
22134 parameter \Y_WIDTH 5'11110
22135 connect \A \gord2_i
22136 connect \B \go_die_i
22140 assign \src2_c_r_rd1_c 30'111111111111111111111111111111
22141 assign \src2_c_r_rd1_c $22
22144 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
22146 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
22148 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
22150 parameter \A_SIGNED 1'0
22151 parameter \A_WIDTH 5'11110
22152 parameter \B_SIGNED 1'0
22153 parameter \B_WIDTH 5'11110
22154 parameter \Y_WIDTH 5'11110
22155 connect \A \issue_i
22156 connect \B \rd_pend_i
22159 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
22161 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
22163 parameter \A_SIGNED 1'1
22164 parameter \A_WIDTH 5'11110
22165 parameter \B_SIGNED 1'1
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22167 parameter \Y_WIDTH 5'11111
22169 connect \B 30'111111111110111111111111111111
22174 assign \src2_c_s_rd1_c 30'000000000000000000000000000000
22175 assign \src2_c_s_rd1_c $24 [29:0]
22178 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
22180 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
22182 parameter \A_SIGNED 1'0
22183 parameter \A_WIDTH 5'11110
22184 parameter \B_SIGNED 1'0
22185 parameter \B_WIDTH 5'11110
22186 parameter \Y_WIDTH 5'11110
22187 connect \A \gord3_i
22188 connect \B \go_die_i
22192 assign \src3_c_r_rd2_c 30'111111111111111111111111111111
22193 assign \src3_c_r_rd2_c $29
22196 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
22198 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
22200 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
22202 parameter \A_SIGNED 1'0
22203 parameter \A_WIDTH 5'11110
22204 parameter \B_SIGNED 1'0
22205 parameter \B_WIDTH 5'11110
22206 parameter \Y_WIDTH 5'11110
22207 connect \A \issue_i
22208 connect \B \rd_pend_i
22211 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
22213 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
22215 parameter \A_SIGNED 1'1
22216 parameter \A_WIDTH 5'11110
22217 parameter \B_SIGNED 1'1
22218 parameter \B_WIDTH 5'11110
22219 parameter \Y_WIDTH 5'11111
22221 connect \B 30'111111111110111111111111111111
22226 assign \src3_c_s_rd2_c 30'000000000000000000000000000000
22227 assign \src3_c_s_rd2_c $31 [29:0]
22230 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
22232 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
22234 parameter \A_SIGNED 1'0
22235 parameter \A_WIDTH 5'11110
22236 parameter \B_SIGNED 1'0
22237 parameter \B_WIDTH 5'11110
22238 parameter \Y_WIDTH 5'11110
22239 connect \A \src1_c_qlq_rd0_c
22240 connect \B \src2_c_qlq_rd1_c
22243 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
22245 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
22247 parameter \A_SIGNED 1'0
22248 parameter \A_WIDTH 5'11110
22249 parameter \B_SIGNED 1'0
22250 parameter \B_WIDTH 5'11110
22251 parameter \Y_WIDTH 5'11110
22253 connect \B \src3_c_qlq_rd2_c
22256 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
22258 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
22260 parameter \A_SIGNED 1'0
22261 parameter \A_WIDTH 5'11110
22262 parameter \Y_WIDTH 5'11110
22263 connect \A \issue_i
22266 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
22268 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
22270 parameter \A_SIGNED 1'0
22271 parameter \A_WIDTH 5'11110
22272 parameter \B_SIGNED 1'0
22273 parameter \B_WIDTH 5'11110
22274 parameter \Y_WIDTH 5'11110
22280 assign \rd_wait_o 30'000000000000000000000000000000
22281 assign \rd_wait_o $42
22284 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
22286 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
22288 parameter \A_SIGNED 1'0
22289 parameter \A_WIDTH 5'11110
22290 parameter \B_SIGNED 1'0
22291 parameter \B_WIDTH 5'11110
22292 parameter \Y_WIDTH 5'11110
22293 connect \A \dst1_c_qlq_wr0_c
22294 connect \B \dst2_c_qlq_wr1_c
22297 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
22299 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
22301 parameter \A_SIGNED 1'0
22302 parameter \A_WIDTH 5'11110
22303 parameter \Y_WIDTH 5'11110
22304 connect \A \issue_i
22307 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
22309 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
22311 parameter \A_SIGNED 1'0
22312 parameter \A_WIDTH 5'11110
22313 parameter \B_SIGNED 1'0
22314 parameter \B_WIDTH 5'11110
22315 parameter \Y_WIDTH 5'11110
22321 assign \wr_wait_o 30'000000000000000000000000000000
22322 assign \wr_wait_o $48
22326 attribute \generator "nMigen"
22327 attribute \nmigen.hierarchy "top.dm19.src1_c"
22329 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
22330 wire width 1 input 0 \rst
22331 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
22332 wire width 1 input 1 \clk
22333 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
22334 wire width 30 input 2 \r_rd0_c
22335 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
22336 wire width 30 input 3 \s_rd0_c
22337 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
22338 wire width 30 output 4 \qlq_rd0_c
22339 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
22340 wire width 30 \q_int
22341 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
22342 wire width 30 \q_int$next
22343 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
22345 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
22347 parameter \A_SIGNED 1'0
22348 parameter \A_WIDTH 5'11110
22349 parameter \Y_WIDTH 5'11110
22350 connect \A \r_rd0_c
22353 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
22355 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
22357 parameter \A_SIGNED 1'0
22358 parameter \A_WIDTH 5'11110
22359 parameter \B_SIGNED 1'0
22360 parameter \B_WIDTH 5'11110
22361 parameter \Y_WIDTH 5'11110
22366 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
22368 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
22370 parameter \A_SIGNED 1'0
22371 parameter \A_WIDTH 5'11110
22372 parameter \B_SIGNED 1'0
22373 parameter \B_WIDTH 5'11110
22374 parameter \Y_WIDTH 5'11110
22376 connect \B \s_rd0_c
22380 assign \q_int$next \q_int
22381 assign \q_int$next $5
22382 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
22385 assign \q_int$next 30'000000000000000000000000000000
22388 update \q_int 30'000000000000000000000000000000
22390 update \q_int \q_int$next
22392 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
22393 wire width 30 \q_rd0_c
22394 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
22396 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
22398 parameter \A_SIGNED 1'0
22399 parameter \A_WIDTH 5'11110
22400 parameter \Y_WIDTH 5'11110
22401 connect \A \r_rd0_c
22404 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
22406 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
22408 parameter \A_SIGNED 1'0
22409 parameter \A_WIDTH 5'11110
22410 parameter \B_SIGNED 1'0
22411 parameter \B_WIDTH 5'11110
22412 parameter \Y_WIDTH 5'11110
22417 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
22419 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
22421 parameter \A_SIGNED 1'0
22422 parameter \A_WIDTH 5'11110
22423 parameter \B_SIGNED 1'0
22424 parameter \B_WIDTH 5'11110
22425 parameter \Y_WIDTH 5'11110
22427 connect \B \s_rd0_c
22431 assign \q_rd0_c 30'000000000000000000000000000000
22432 assign \q_rd0_c $11
22435 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
22436 wire width 30 \qn_rd0_c
22437 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
22439 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
22441 parameter \A_SIGNED 1'0
22442 parameter \A_WIDTH 5'11110
22443 parameter \Y_WIDTH 5'11110
22444 connect \A \q_rd0_c
22448 assign \qn_rd0_c 30'000000000000000000000000000000
22449 assign \qn_rd0_c $13
22452 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
22454 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
22456 parameter \A_SIGNED 1'0
22457 parameter \A_WIDTH 5'11110
22458 parameter \B_SIGNED 1'0
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22461 connect \A \q_rd0_c
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22472 attribute \nmigen.hierarchy "top.dm19.src2_c"
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22479 wire width 30 input 2 \r_rd1_c
22480 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
22481 wire width 30 input 3 \s_rd1_c
22482 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
22483 wire width 30 output 4 \qlq_rd1_c
22484 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
22485 wire width 30 \q_int
22486 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
22487 wire width 30 \q_int$next
22488 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
22490 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
22492 parameter \A_SIGNED 1'0
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22500 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
22502 parameter \A_SIGNED 1'0
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22504 parameter \B_SIGNED 1'0
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22506 parameter \Y_WIDTH 5'11110
22511 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
22513 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
22515 parameter \A_SIGNED 1'0
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22525 assign \q_int$next \q_int
22526 assign \q_int$next $5
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22530 assign \q_int$next 30'000000000000000000000000000000
22533 update \q_int 30'000000000000000000000000000000
22535 update \q_int \q_int$next
22537 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
22538 wire width 30 \q_rd1_c
22539 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
22541 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
22543 parameter \A_SIGNED 1'0
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22549 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
22551 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
22553 parameter \A_SIGNED 1'0
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22562 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
22564 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
22566 parameter \A_SIGNED 1'0
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22576 assign \q_rd1_c 30'000000000000000000000000000000
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22581 wire width 30 \qn_rd1_c
22582 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
22584 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
22586 parameter \A_SIGNED 1'0
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22594 assign \qn_rd1_c $13
22597 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
22599 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
22601 parameter \A_SIGNED 1'0
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22603 parameter \B_SIGNED 1'0
22604 parameter \B_WIDTH 5'11110
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22606 connect \A \q_rd1_c
22611 assign \qlq_rd1_c 30'000000000000000000000000000000
22612 assign \qlq_rd1_c $15
22616 attribute \generator "nMigen"
22617 attribute \nmigen.hierarchy "top.dm19.src3_c"
22619 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
22620 wire width 1 input 0 \rst
22621 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
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22625 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
22626 wire width 30 input 3 \s_rd2_c
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22631 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
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22637 parameter \A_SIGNED 1'0
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22643 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
22645 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
22647 parameter \A_SIGNED 1'0
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22656 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
22658 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
22660 parameter \A_SIGNED 1'0
22661 parameter \A_WIDTH 5'11110
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22666 connect \B \s_rd2_c
22670 assign \q_int$next \q_int
22671 assign \q_int$next $5
22672 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
22675 assign \q_int$next 30'000000000000000000000000000000
22678 update \q_int 30'000000000000000000000000000000
22680 update \q_int \q_int$next
22682 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
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22688 parameter \A_SIGNED 1'0
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22694 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
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22701 parameter \B_WIDTH 5'11110
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22707 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
22709 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
22711 parameter \A_SIGNED 1'0
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22713 parameter \B_SIGNED 1'0
22714 parameter \B_WIDTH 5'11110
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22717 connect \B \s_rd2_c
22721 assign \q_rd2_c 30'000000000000000000000000000000
22722 assign \q_rd2_c $11
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22727 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
22729 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
22731 parameter \A_SIGNED 1'0
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22739 assign \qn_rd2_c $13
22742 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
22744 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
22746 parameter \A_SIGNED 1'0
22747 parameter \A_WIDTH 5'11110
22748 parameter \B_SIGNED 1'0
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22751 connect \A \q_rd2_c
22756 assign \qlq_rd2_c 30'000000000000000000000000000000
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22762 attribute \nmigen.hierarchy "top.dm19.dst1_c"
22764 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
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22771 wire width 30 input 3 \s_wr0_c
22772 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
22773 wire width 30 output 4 \qlq_wr0_c
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22780 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
22782 parameter \A_SIGNED 1'0
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22788 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
22790 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
22792 parameter \A_SIGNED 1'0
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22803 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
22805 parameter \A_SIGNED 1'0
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22815 assign \q_int$next \q_int
22816 assign \q_int$next $5
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22820 assign \q_int$next 30'000000000000000000000000000000
22823 update \q_int 30'000000000000000000000000000000
22825 update \q_int \q_int$next
22827 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
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22833 parameter \A_SIGNED 1'0
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22839 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
22841 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
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22852 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
22854 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
22856 parameter \A_SIGNED 1'0
22857 parameter \A_WIDTH 5'11110
22858 parameter \B_SIGNED 1'0
22859 parameter \B_WIDTH 5'11110
22860 parameter \Y_WIDTH 5'11110
22862 connect \B \s_wr0_c
22866 assign \q_wr0_c 30'000000000000000000000000000000
22867 assign \q_wr0_c $11
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22871 wire width 30 \qn_wr0_c
22872 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
22874 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
22876 parameter \A_SIGNED 1'0
22877 parameter \A_WIDTH 5'11110
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22887 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
22889 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
22891 parameter \A_SIGNED 1'0
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22893 parameter \B_SIGNED 1'0
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22901 assign \qlq_wr0_c 30'000000000000000000000000000000
22902 assign \qlq_wr0_c $15
22906 attribute \generator "nMigen"
22907 attribute \nmigen.hierarchy "top.dm19.dst2_c"
22909 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
22910 wire width 1 input 0 \rst
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22913 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
22914 wire width 30 input 2 \r_wr1_c
22915 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
22916 wire width 30 input 3 \s_wr1_c
22917 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
22918 wire width 30 output 4 \qlq_wr1_c
22919 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
22920 wire width 30 \q_int
22921 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
22922 wire width 30 \q_int$next
22923 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
22925 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
22927 parameter \A_SIGNED 1'0
22928 parameter \A_WIDTH 5'11110
22929 parameter \Y_WIDTH 5'11110
22930 connect \A \r_wr1_c
22933 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
22935 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
22937 parameter \A_SIGNED 1'0
22938 parameter \A_WIDTH 5'11110
22939 parameter \B_SIGNED 1'0
22940 parameter \B_WIDTH 5'11110
22941 parameter \Y_WIDTH 5'11110
22946 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
22948 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
22950 parameter \A_SIGNED 1'0
22951 parameter \A_WIDTH 5'11110
22952 parameter \B_SIGNED 1'0
22953 parameter \B_WIDTH 5'11110
22954 parameter \Y_WIDTH 5'11110
22956 connect \B \s_wr1_c
22960 assign \q_int$next \q_int
22961 assign \q_int$next $5
22962 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
22965 assign \q_int$next 30'000000000000000000000000000000
22968 update \q_int 30'000000000000000000000000000000
22970 update \q_int \q_int$next
22972 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
22973 wire width 30 \q_wr1_c
22974 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
22976 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
22978 parameter \A_SIGNED 1'0
22979 parameter \A_WIDTH 5'11110
22980 parameter \Y_WIDTH 5'11110
22981 connect \A \r_wr1_c
22984 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
22986 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
22988 parameter \A_SIGNED 1'0
22989 parameter \A_WIDTH 5'11110
22990 parameter \B_SIGNED 1'0
22991 parameter \B_WIDTH 5'11110
22992 parameter \Y_WIDTH 5'11110
22997 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
22999 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
23001 parameter \A_SIGNED 1'0
23002 parameter \A_WIDTH 5'11110
23003 parameter \B_SIGNED 1'0
23004 parameter \B_WIDTH 5'11110
23005 parameter \Y_WIDTH 5'11110
23007 connect \B \s_wr1_c
23011 assign \q_wr1_c 30'000000000000000000000000000000
23012 assign \q_wr1_c $11
23015 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
23016 wire width 30 \qn_wr1_c
23017 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
23019 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
23021 parameter \A_SIGNED 1'0
23022 parameter \A_WIDTH 5'11110
23023 parameter \Y_WIDTH 5'11110
23024 connect \A \q_wr1_c
23028 assign \qn_wr1_c 30'000000000000000000000000000000
23029 assign \qn_wr1_c $13
23032 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
23034 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
23036 parameter \A_SIGNED 1'0
23037 parameter \A_WIDTH 5'11110
23038 parameter \B_SIGNED 1'0
23039 parameter \B_WIDTH 5'11110
23040 parameter \Y_WIDTH 5'11110
23041 connect \A \q_wr1_c
23046 assign \qlq_wr1_c 30'000000000000000000000000000000
23047 assign \qlq_wr1_c $15
23051 attribute \generator "nMigen"
23052 attribute \nmigen.hierarchy "top.dm19"
23054 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:39"
23055 wire width 30 output 0 \rd_wait_o
23056 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
23057 wire width 30 output 1 \wr_wait_o
23058 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
23059 wire width 30 input 2 \issue_i
23060 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
23061 wire width 30 input 3 \go_die_i
23062 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
23063 wire width 30 input 4 \gord1_i
23064 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
23065 wire width 30 input 5 \gord2_i
23066 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
23067 wire width 30 input 6 \gord3_i
23068 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
23069 wire width 30 input 7 \gowr1_i
23070 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
23071 wire width 30 input 8 \gowr2_i
23072 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:19"
23073 wire width 30 input 9 \rd_pend_i
23074 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:20"
23075 wire width 30 input 10 \wr_pend_i
23076 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
23077 wire width 1 input 11 \rst
23078 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
23079 wire width 1 input 12 \clk
23080 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
23081 wire width 30 \src1_c_r_rd0_c
23082 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
23083 wire width 30 \src1_c_s_rd0_c
23084 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
23085 wire width 30 \src1_c_qlq_rd0_c
23086 cell \src1_c$91 \src1_c
23089 connect \r_rd0_c \src1_c_r_rd0_c
23090 connect \s_rd0_c \src1_c_s_rd0_c
23091 connect \qlq_rd0_c \src1_c_qlq_rd0_c
23093 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
23094 wire width 30 \src2_c_r_rd1_c
23095 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
23096 wire width 30 \src2_c_s_rd1_c
23097 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
23098 wire width 30 \src2_c_qlq_rd1_c
23099 cell \src2_c$92 \src2_c
23102 connect \r_rd1_c \src2_c_r_rd1_c
23103 connect \s_rd1_c \src2_c_s_rd1_c
23104 connect \qlq_rd1_c \src2_c_qlq_rd1_c
23106 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
23107 wire width 30 \src3_c_r_rd2_c
23108 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
23109 wire width 30 \src3_c_s_rd2_c
23110 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
23111 wire width 30 \src3_c_qlq_rd2_c
23112 cell \src3_c$93 \src3_c
23115 connect \r_rd2_c \src3_c_r_rd2_c
23116 connect \s_rd2_c \src3_c_s_rd2_c
23117 connect \qlq_rd2_c \src3_c_qlq_rd2_c
23119 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
23120 wire width 30 \dst1_c_r_wr0_c
23121 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
23122 wire width 30 \dst1_c_s_wr0_c
23123 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
23124 wire width 30 \dst1_c_qlq_wr0_c
23125 cell \dst1_c$94 \dst1_c
23128 connect \r_wr0_c \dst1_c_r_wr0_c
23129 connect \s_wr0_c \dst1_c_s_wr0_c
23130 connect \qlq_wr0_c \dst1_c_qlq_wr0_c
23132 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
23133 wire width 30 \dst2_c_r_wr1_c
23134 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
23135 wire width 30 \dst2_c_s_wr1_c
23136 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
23137 wire width 30 \dst2_c_qlq_wr1_c
23138 cell \dst2_c$95 \dst2_c
23141 connect \r_wr1_c \dst2_c_r_wr1_c
23142 connect \s_wr1_c \dst2_c_s_wr1_c
23143 connect \qlq_wr1_c \dst2_c_qlq_wr1_c
23145 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
23147 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
23149 parameter \A_SIGNED 1'0
23150 parameter \A_WIDTH 5'11110
23151 parameter \B_SIGNED 1'0
23152 parameter \B_WIDTH 5'11110
23153 parameter \Y_WIDTH 5'11110
23154 connect \A \gowr1_i
23155 connect \B \go_die_i
23159 assign \dst1_c_r_wr0_c 30'111111111111111111111111111111
23160 assign \dst1_c_r_wr0_c $1
23163 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
23165 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
23167 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
23169 parameter \A_SIGNED 1'0
23170 parameter \A_WIDTH 5'11110
23171 parameter \B_SIGNED 1'0
23172 parameter \B_WIDTH 5'11110
23173 parameter \Y_WIDTH 5'11110
23174 connect \A \issue_i
23175 connect \B \wr_pend_i
23178 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
23180 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
23182 parameter \A_SIGNED 1'1
23183 parameter \A_WIDTH 5'11110
23184 parameter \B_SIGNED 1'1
23185 parameter \B_WIDTH 5'11110
23186 parameter \Y_WIDTH 5'11111
23188 connect \B 30'111111111101111111111111111111
23193 assign \dst1_c_s_wr0_c 30'000000000000000000000000000000
23194 assign \dst1_c_s_wr0_c $3 [29:0]
23197 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
23199 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
23201 parameter \A_SIGNED 1'0
23202 parameter \A_WIDTH 5'11110
23203 parameter \B_SIGNED 1'0
23204 parameter \B_WIDTH 5'11110
23205 parameter \Y_WIDTH 5'11110
23206 connect \A \gowr2_i
23207 connect \B \go_die_i
23211 assign \dst2_c_r_wr1_c 30'111111111111111111111111111111
23212 assign \dst2_c_r_wr1_c $8
23215 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
23217 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
23219 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
23221 parameter \A_SIGNED 1'0
23222 parameter \A_WIDTH 5'11110
23223 parameter \B_SIGNED 1'0
23224 parameter \B_WIDTH 5'11110
23225 parameter \Y_WIDTH 5'11110
23226 connect \A \issue_i
23227 connect \B \wr_pend_i
23230 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
23232 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
23234 parameter \A_SIGNED 1'1
23235 parameter \A_WIDTH 5'11110
23236 parameter \B_SIGNED 1'1
23237 parameter \B_WIDTH 5'11110
23238 parameter \Y_WIDTH 5'11111
23240 connect \B 30'111111111101111111111111111111
23245 assign \dst2_c_s_wr1_c 30'000000000000000000000000000000
23246 assign \dst2_c_s_wr1_c $10 [29:0]
23249 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
23251 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
23253 parameter \A_SIGNED 1'0
23254 parameter \A_WIDTH 5'11110
23255 parameter \B_SIGNED 1'0
23256 parameter \B_WIDTH 5'11110
23257 parameter \Y_WIDTH 5'11110
23258 connect \A \gord1_i
23259 connect \B \go_die_i
23263 assign \src1_c_r_rd0_c 30'111111111111111111111111111111
23264 assign \src1_c_r_rd0_c $15
23267 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
23269 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
23271 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
23273 parameter \A_SIGNED 1'0
23274 parameter \A_WIDTH 5'11110
23275 parameter \B_SIGNED 1'0
23276 parameter \B_WIDTH 5'11110
23277 parameter \Y_WIDTH 5'11110
23278 connect \A \issue_i
23279 connect \B \rd_pend_i
23282 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
23284 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
23286 parameter \A_SIGNED 1'1
23287 parameter \A_WIDTH 5'11110
23288 parameter \B_SIGNED 1'1
23289 parameter \B_WIDTH 5'11110
23290 parameter \Y_WIDTH 5'11111
23292 connect \B 30'111111111101111111111111111111
23297 assign \src1_c_s_rd0_c 30'000000000000000000000000000000
23298 assign \src1_c_s_rd0_c $17 [29:0]
23301 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
23303 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
23305 parameter \A_SIGNED 1'0
23306 parameter \A_WIDTH 5'11110
23307 parameter \B_SIGNED 1'0
23308 parameter \B_WIDTH 5'11110
23309 parameter \Y_WIDTH 5'11110
23310 connect \A \gord2_i
23311 connect \B \go_die_i
23315 assign \src2_c_r_rd1_c 30'111111111111111111111111111111
23316 assign \src2_c_r_rd1_c $22
23319 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
23321 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
23323 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
23325 parameter \A_SIGNED 1'0
23326 parameter \A_WIDTH 5'11110
23327 parameter \B_SIGNED 1'0
23328 parameter \B_WIDTH 5'11110
23329 parameter \Y_WIDTH 5'11110
23330 connect \A \issue_i
23331 connect \B \rd_pend_i
23334 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
23336 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
23338 parameter \A_SIGNED 1'1
23339 parameter \A_WIDTH 5'11110
23340 parameter \B_SIGNED 1'1
23341 parameter \B_WIDTH 5'11110
23342 parameter \Y_WIDTH 5'11111
23344 connect \B 30'111111111101111111111111111111
23349 assign \src2_c_s_rd1_c 30'000000000000000000000000000000
23350 assign \src2_c_s_rd1_c $24 [29:0]
23353 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
23355 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
23357 parameter \A_SIGNED 1'0
23358 parameter \A_WIDTH 5'11110
23359 parameter \B_SIGNED 1'0
23360 parameter \B_WIDTH 5'11110
23361 parameter \Y_WIDTH 5'11110
23362 connect \A \gord3_i
23363 connect \B \go_die_i
23367 assign \src3_c_r_rd2_c 30'111111111111111111111111111111
23368 assign \src3_c_r_rd2_c $29
23371 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
23373 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
23375 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
23377 parameter \A_SIGNED 1'0
23378 parameter \A_WIDTH 5'11110
23379 parameter \B_SIGNED 1'0
23380 parameter \B_WIDTH 5'11110
23381 parameter \Y_WIDTH 5'11110
23382 connect \A \issue_i
23383 connect \B \rd_pend_i
23386 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
23388 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
23390 parameter \A_SIGNED 1'1
23391 parameter \A_WIDTH 5'11110
23392 parameter \B_SIGNED 1'1
23393 parameter \B_WIDTH 5'11110
23394 parameter \Y_WIDTH 5'11111
23396 connect \B 30'111111111101111111111111111111
23401 assign \src3_c_s_rd2_c 30'000000000000000000000000000000
23402 assign \src3_c_s_rd2_c $31 [29:0]
23405 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
23407 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
23409 parameter \A_SIGNED 1'0
23410 parameter \A_WIDTH 5'11110
23411 parameter \B_SIGNED 1'0
23412 parameter \B_WIDTH 5'11110
23413 parameter \Y_WIDTH 5'11110
23414 connect \A \src1_c_qlq_rd0_c
23415 connect \B \src2_c_qlq_rd1_c
23418 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
23420 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
23422 parameter \A_SIGNED 1'0
23423 parameter \A_WIDTH 5'11110
23424 parameter \B_SIGNED 1'0
23425 parameter \B_WIDTH 5'11110
23426 parameter \Y_WIDTH 5'11110
23428 connect \B \src3_c_qlq_rd2_c
23431 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
23433 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
23435 parameter \A_SIGNED 1'0
23436 parameter \A_WIDTH 5'11110
23437 parameter \Y_WIDTH 5'11110
23438 connect \A \issue_i
23441 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
23443 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
23445 parameter \A_SIGNED 1'0
23446 parameter \A_WIDTH 5'11110
23447 parameter \B_SIGNED 1'0
23448 parameter \B_WIDTH 5'11110
23449 parameter \Y_WIDTH 5'11110
23455 assign \rd_wait_o 30'000000000000000000000000000000
23456 assign \rd_wait_o $42
23459 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
23461 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
23463 parameter \A_SIGNED 1'0
23464 parameter \A_WIDTH 5'11110
23465 parameter \B_SIGNED 1'0
23466 parameter \B_WIDTH 5'11110
23467 parameter \Y_WIDTH 5'11110
23468 connect \A \dst1_c_qlq_wr0_c
23469 connect \B \dst2_c_qlq_wr1_c
23472 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
23474 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
23476 parameter \A_SIGNED 1'0
23477 parameter \A_WIDTH 5'11110
23478 parameter \Y_WIDTH 5'11110
23479 connect \A \issue_i
23482 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
23484 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
23486 parameter \A_SIGNED 1'0
23487 parameter \A_WIDTH 5'11110
23488 parameter \B_SIGNED 1'0
23489 parameter \B_WIDTH 5'11110
23490 parameter \Y_WIDTH 5'11110
23496 assign \wr_wait_o 30'000000000000000000000000000000
23497 assign \wr_wait_o $48
23501 attribute \generator "nMigen"
23502 attribute \nmigen.hierarchy "top.dm20.src1_c"
23504 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
23505 wire width 1 input 0 \rst
23506 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
23507 wire width 1 input 1 \clk
23508 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
23509 wire width 30 input 2 \r_rd0_c
23510 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
23511 wire width 30 input 3 \s_rd0_c
23512 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
23513 wire width 30 output 4 \qlq_rd0_c
23514 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
23515 wire width 30 \q_int
23516 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
23517 wire width 30 \q_int$next
23518 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
23520 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
23522 parameter \A_SIGNED 1'0
23523 parameter \A_WIDTH 5'11110
23524 parameter \Y_WIDTH 5'11110
23525 connect \A \r_rd0_c
23528 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
23530 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
23532 parameter \A_SIGNED 1'0
23533 parameter \A_WIDTH 5'11110
23534 parameter \B_SIGNED 1'0
23535 parameter \B_WIDTH 5'11110
23536 parameter \Y_WIDTH 5'11110
23541 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
23543 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
23545 parameter \A_SIGNED 1'0
23546 parameter \A_WIDTH 5'11110
23547 parameter \B_SIGNED 1'0
23548 parameter \B_WIDTH 5'11110
23549 parameter \Y_WIDTH 5'11110
23551 connect \B \s_rd0_c
23555 assign \q_int$next \q_int
23556 assign \q_int$next $5
23557 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
23560 assign \q_int$next 30'000000000000000000000000000000
23563 update \q_int 30'000000000000000000000000000000
23565 update \q_int \q_int$next
23567 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
23568 wire width 30 \q_rd0_c
23569 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
23571 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
23573 parameter \A_SIGNED 1'0
23574 parameter \A_WIDTH 5'11110
23575 parameter \Y_WIDTH 5'11110
23576 connect \A \r_rd0_c
23579 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
23581 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
23583 parameter \A_SIGNED 1'0
23584 parameter \A_WIDTH 5'11110
23585 parameter \B_SIGNED 1'0
23586 parameter \B_WIDTH 5'11110
23587 parameter \Y_WIDTH 5'11110
23592 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
23594 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
23596 parameter \A_SIGNED 1'0
23597 parameter \A_WIDTH 5'11110
23598 parameter \B_SIGNED 1'0
23599 parameter \B_WIDTH 5'11110
23600 parameter \Y_WIDTH 5'11110
23602 connect \B \s_rd0_c
23606 assign \q_rd0_c 30'000000000000000000000000000000
23607 assign \q_rd0_c $11
23610 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
23611 wire width 30 \qn_rd0_c
23612 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
23614 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
23616 parameter \A_SIGNED 1'0
23617 parameter \A_WIDTH 5'11110
23618 parameter \Y_WIDTH 5'11110
23619 connect \A \q_rd0_c
23623 assign \qn_rd0_c 30'000000000000000000000000000000
23624 assign \qn_rd0_c $13
23627 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
23629 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
23631 parameter \A_SIGNED 1'0
23632 parameter \A_WIDTH 5'11110
23633 parameter \B_SIGNED 1'0
23634 parameter \B_WIDTH 5'11110
23635 parameter \Y_WIDTH 5'11110
23636 connect \A \q_rd0_c
23641 assign \qlq_rd0_c 30'000000000000000000000000000000
23642 assign \qlq_rd0_c $15
23646 attribute \generator "nMigen"
23647 attribute \nmigen.hierarchy "top.dm20.src2_c"
23649 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
23650 wire width 1 input 0 \rst
23651 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
23652 wire width 1 input 1 \clk
23653 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
23654 wire width 30 input 2 \r_rd1_c
23655 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
23656 wire width 30 input 3 \s_rd1_c
23657 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
23658 wire width 30 output 4 \qlq_rd1_c
23659 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
23660 wire width 30 \q_int
23661 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
23662 wire width 30 \q_int$next
23663 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
23665 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
23667 parameter \A_SIGNED 1'0
23668 parameter \A_WIDTH 5'11110
23669 parameter \Y_WIDTH 5'11110
23670 connect \A \r_rd1_c
23673 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
23675 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
23677 parameter \A_SIGNED 1'0
23678 parameter \A_WIDTH 5'11110
23679 parameter \B_SIGNED 1'0
23680 parameter \B_WIDTH 5'11110
23681 parameter \Y_WIDTH 5'11110
23686 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
23688 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
23690 parameter \A_SIGNED 1'0
23691 parameter \A_WIDTH 5'11110
23692 parameter \B_SIGNED 1'0
23693 parameter \B_WIDTH 5'11110
23694 parameter \Y_WIDTH 5'11110
23696 connect \B \s_rd1_c
23700 assign \q_int$next \q_int
23701 assign \q_int$next $5
23702 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
23705 assign \q_int$next 30'000000000000000000000000000000
23708 update \q_int 30'000000000000000000000000000000
23710 update \q_int \q_int$next
23712 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
23713 wire width 30 \q_rd1_c
23714 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
23716 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
23718 parameter \A_SIGNED 1'0
23719 parameter \A_WIDTH 5'11110
23720 parameter \Y_WIDTH 5'11110
23721 connect \A \r_rd1_c
23724 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
23726 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
23728 parameter \A_SIGNED 1'0
23729 parameter \A_WIDTH 5'11110
23730 parameter \B_SIGNED 1'0
23731 parameter \B_WIDTH 5'11110
23732 parameter \Y_WIDTH 5'11110
23737 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
23739 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
23741 parameter \A_SIGNED 1'0
23742 parameter \A_WIDTH 5'11110
23743 parameter \B_SIGNED 1'0
23744 parameter \B_WIDTH 5'11110
23745 parameter \Y_WIDTH 5'11110
23747 connect \B \s_rd1_c
23751 assign \q_rd1_c 30'000000000000000000000000000000
23752 assign \q_rd1_c $11
23755 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
23756 wire width 30 \qn_rd1_c
23757 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
23759 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
23761 parameter \A_SIGNED 1'0
23762 parameter \A_WIDTH 5'11110
23763 parameter \Y_WIDTH 5'11110
23764 connect \A \q_rd1_c
23768 assign \qn_rd1_c 30'000000000000000000000000000000
23769 assign \qn_rd1_c $13
23772 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
23774 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
23776 parameter \A_SIGNED 1'0
23777 parameter \A_WIDTH 5'11110
23778 parameter \B_SIGNED 1'0
23779 parameter \B_WIDTH 5'11110
23780 parameter \Y_WIDTH 5'11110
23781 connect \A \q_rd1_c
23786 assign \qlq_rd1_c 30'000000000000000000000000000000
23787 assign \qlq_rd1_c $15
23791 attribute \generator "nMigen"
23792 attribute \nmigen.hierarchy "top.dm20.src3_c"
23794 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
23795 wire width 1 input 0 \rst
23796 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
23797 wire width 1 input 1 \clk
23798 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
23799 wire width 30 input 2 \r_rd2_c
23800 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
23801 wire width 30 input 3 \s_rd2_c
23802 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
23803 wire width 30 output 4 \qlq_rd2_c
23804 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
23805 wire width 30 \q_int
23806 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
23807 wire width 30 \q_int$next
23808 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
23810 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
23812 parameter \A_SIGNED 1'0
23813 parameter \A_WIDTH 5'11110
23814 parameter \Y_WIDTH 5'11110
23815 connect \A \r_rd2_c
23818 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
23820 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
23822 parameter \A_SIGNED 1'0
23823 parameter \A_WIDTH 5'11110
23824 parameter \B_SIGNED 1'0
23825 parameter \B_WIDTH 5'11110
23826 parameter \Y_WIDTH 5'11110
23831 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
23833 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
23835 parameter \A_SIGNED 1'0
23836 parameter \A_WIDTH 5'11110
23837 parameter \B_SIGNED 1'0
23838 parameter \B_WIDTH 5'11110
23839 parameter \Y_WIDTH 5'11110
23841 connect \B \s_rd2_c
23845 assign \q_int$next \q_int
23846 assign \q_int$next $5
23847 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
23850 assign \q_int$next 30'000000000000000000000000000000
23853 update \q_int 30'000000000000000000000000000000
23855 update \q_int \q_int$next
23857 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
23858 wire width 30 \q_rd2_c
23859 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
23861 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
23863 parameter \A_SIGNED 1'0
23864 parameter \A_WIDTH 5'11110
23865 parameter \Y_WIDTH 5'11110
23866 connect \A \r_rd2_c
23869 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
23871 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
23873 parameter \A_SIGNED 1'0
23874 parameter \A_WIDTH 5'11110
23875 parameter \B_SIGNED 1'0
23876 parameter \B_WIDTH 5'11110
23877 parameter \Y_WIDTH 5'11110
23882 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
23884 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
23886 parameter \A_SIGNED 1'0
23887 parameter \A_WIDTH 5'11110
23888 parameter \B_SIGNED 1'0
23889 parameter \B_WIDTH 5'11110
23890 parameter \Y_WIDTH 5'11110
23892 connect \B \s_rd2_c
23896 assign \q_rd2_c 30'000000000000000000000000000000
23897 assign \q_rd2_c $11
23900 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
23901 wire width 30 \qn_rd2_c
23902 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
23904 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
23906 parameter \A_SIGNED 1'0
23907 parameter \A_WIDTH 5'11110
23908 parameter \Y_WIDTH 5'11110
23909 connect \A \q_rd2_c
23913 assign \qn_rd2_c 30'000000000000000000000000000000
23914 assign \qn_rd2_c $13
23917 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
23919 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
23921 parameter \A_SIGNED 1'0
23922 parameter \A_WIDTH 5'11110
23923 parameter \B_SIGNED 1'0
23924 parameter \B_WIDTH 5'11110
23925 parameter \Y_WIDTH 5'11110
23926 connect \A \q_rd2_c
23931 assign \qlq_rd2_c 30'000000000000000000000000000000
23932 assign \qlq_rd2_c $15
23936 attribute \generator "nMigen"
23937 attribute \nmigen.hierarchy "top.dm20.dst1_c"
23939 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
23940 wire width 1 input 0 \rst
23941 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
23942 wire width 1 input 1 \clk
23943 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
23944 wire width 30 input 2 \r_wr0_c
23945 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
23946 wire width 30 input 3 \s_wr0_c
23947 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
23948 wire width 30 output 4 \qlq_wr0_c
23949 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
23950 wire width 30 \q_int
23951 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
23952 wire width 30 \q_int$next
23953 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
23955 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
23957 parameter \A_SIGNED 1'0
23958 parameter \A_WIDTH 5'11110
23959 parameter \Y_WIDTH 5'11110
23960 connect \A \r_wr0_c
23963 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
23965 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
23967 parameter \A_SIGNED 1'0
23968 parameter \A_WIDTH 5'11110
23969 parameter \B_SIGNED 1'0
23970 parameter \B_WIDTH 5'11110
23971 parameter \Y_WIDTH 5'11110
23976 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
23978 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
23980 parameter \A_SIGNED 1'0
23981 parameter \A_WIDTH 5'11110
23982 parameter \B_SIGNED 1'0
23983 parameter \B_WIDTH 5'11110
23984 parameter \Y_WIDTH 5'11110
23986 connect \B \s_wr0_c
23990 assign \q_int$next \q_int
23991 assign \q_int$next $5
23992 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
23995 assign \q_int$next 30'000000000000000000000000000000
23998 update \q_int 30'000000000000000000000000000000
24000 update \q_int \q_int$next
24002 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
24003 wire width 30 \q_wr0_c
24004 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
24006 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
24008 parameter \A_SIGNED 1'0
24009 parameter \A_WIDTH 5'11110
24010 parameter \Y_WIDTH 5'11110
24011 connect \A \r_wr0_c
24014 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
24016 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
24018 parameter \A_SIGNED 1'0
24019 parameter \A_WIDTH 5'11110
24020 parameter \B_SIGNED 1'0
24021 parameter \B_WIDTH 5'11110
24022 parameter \Y_WIDTH 5'11110
24027 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
24029 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
24031 parameter \A_SIGNED 1'0
24032 parameter \A_WIDTH 5'11110
24033 parameter \B_SIGNED 1'0
24034 parameter \B_WIDTH 5'11110
24035 parameter \Y_WIDTH 5'11110
24037 connect \B \s_wr0_c
24041 assign \q_wr0_c 30'000000000000000000000000000000
24042 assign \q_wr0_c $11
24045 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
24046 wire width 30 \qn_wr0_c
24047 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
24049 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
24051 parameter \A_SIGNED 1'0
24052 parameter \A_WIDTH 5'11110
24053 parameter \Y_WIDTH 5'11110
24054 connect \A \q_wr0_c
24058 assign \qn_wr0_c 30'000000000000000000000000000000
24059 assign \qn_wr0_c $13
24062 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
24064 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
24066 parameter \A_SIGNED 1'0
24067 parameter \A_WIDTH 5'11110
24068 parameter \B_SIGNED 1'0
24069 parameter \B_WIDTH 5'11110
24070 parameter \Y_WIDTH 5'11110
24071 connect \A \q_wr0_c
24076 assign \qlq_wr0_c 30'000000000000000000000000000000
24077 assign \qlq_wr0_c $15
24081 attribute \generator "nMigen"
24082 attribute \nmigen.hierarchy "top.dm20.dst2_c"
24084 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
24085 wire width 1 input 0 \rst
24086 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
24087 wire width 1 input 1 \clk
24088 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
24089 wire width 30 input 2 \r_wr1_c
24090 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
24091 wire width 30 input 3 \s_wr1_c
24092 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
24093 wire width 30 output 4 \qlq_wr1_c
24094 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
24095 wire width 30 \q_int
24096 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
24097 wire width 30 \q_int$next
24098 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
24100 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
24102 parameter \A_SIGNED 1'0
24103 parameter \A_WIDTH 5'11110
24104 parameter \Y_WIDTH 5'11110
24105 connect \A \r_wr1_c
24108 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
24110 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
24112 parameter \A_SIGNED 1'0
24113 parameter \A_WIDTH 5'11110
24114 parameter \B_SIGNED 1'0
24115 parameter \B_WIDTH 5'11110
24116 parameter \Y_WIDTH 5'11110
24121 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
24123 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
24125 parameter \A_SIGNED 1'0
24126 parameter \A_WIDTH 5'11110
24127 parameter \B_SIGNED 1'0
24128 parameter \B_WIDTH 5'11110
24129 parameter \Y_WIDTH 5'11110
24131 connect \B \s_wr1_c
24135 assign \q_int$next \q_int
24136 assign \q_int$next $5
24137 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
24140 assign \q_int$next 30'000000000000000000000000000000
24143 update \q_int 30'000000000000000000000000000000
24145 update \q_int \q_int$next
24147 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
24148 wire width 30 \q_wr1_c
24149 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
24151 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
24153 parameter \A_SIGNED 1'0
24154 parameter \A_WIDTH 5'11110
24155 parameter \Y_WIDTH 5'11110
24156 connect \A \r_wr1_c
24159 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
24161 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
24163 parameter \A_SIGNED 1'0
24164 parameter \A_WIDTH 5'11110
24165 parameter \B_SIGNED 1'0
24166 parameter \B_WIDTH 5'11110
24167 parameter \Y_WIDTH 5'11110
24172 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
24174 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
24176 parameter \A_SIGNED 1'0
24177 parameter \A_WIDTH 5'11110
24178 parameter \B_SIGNED 1'0
24179 parameter \B_WIDTH 5'11110
24180 parameter \Y_WIDTH 5'11110
24182 connect \B \s_wr1_c
24186 assign \q_wr1_c 30'000000000000000000000000000000
24187 assign \q_wr1_c $11
24190 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
24191 wire width 30 \qn_wr1_c
24192 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
24194 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
24196 parameter \A_SIGNED 1'0
24197 parameter \A_WIDTH 5'11110
24198 parameter \Y_WIDTH 5'11110
24199 connect \A \q_wr1_c
24203 assign \qn_wr1_c 30'000000000000000000000000000000
24204 assign \qn_wr1_c $13
24207 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
24209 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
24211 parameter \A_SIGNED 1'0
24212 parameter \A_WIDTH 5'11110
24213 parameter \B_SIGNED 1'0
24214 parameter \B_WIDTH 5'11110
24215 parameter \Y_WIDTH 5'11110
24216 connect \A \q_wr1_c
24221 assign \qlq_wr1_c 30'000000000000000000000000000000
24222 assign \qlq_wr1_c $15
24226 attribute \generator "nMigen"
24227 attribute \nmigen.hierarchy "top.dm20"
24229 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:39"
24230 wire width 30 output 0 \rd_wait_o
24231 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
24232 wire width 30 output 1 \wr_wait_o
24233 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
24234 wire width 30 input 2 \issue_i
24235 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
24236 wire width 30 input 3 \go_die_i
24237 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
24238 wire width 30 input 4 \gord1_i
24239 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
24240 wire width 30 input 5 \gord2_i
24241 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
24242 wire width 30 input 6 \gord3_i
24243 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
24244 wire width 30 input 7 \gowr1_i
24245 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
24246 wire width 30 input 8 \gowr2_i
24247 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:19"
24248 wire width 30 input 9 \rd_pend_i
24249 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:20"
24250 wire width 30 input 10 \wr_pend_i
24251 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
24252 wire width 1 input 11 \rst
24253 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
24254 wire width 1 input 12 \clk
24255 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
24256 wire width 30 \src1_c_r_rd0_c
24257 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
24258 wire width 30 \src1_c_s_rd0_c
24259 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
24260 wire width 30 \src1_c_qlq_rd0_c
24261 cell \src1_c$96 \src1_c
24264 connect \r_rd0_c \src1_c_r_rd0_c
24265 connect \s_rd0_c \src1_c_s_rd0_c
24266 connect \qlq_rd0_c \src1_c_qlq_rd0_c
24268 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
24269 wire width 30 \src2_c_r_rd1_c
24270 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
24271 wire width 30 \src2_c_s_rd1_c
24272 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
24273 wire width 30 \src2_c_qlq_rd1_c
24274 cell \src2_c$97 \src2_c
24277 connect \r_rd1_c \src2_c_r_rd1_c
24278 connect \s_rd1_c \src2_c_s_rd1_c
24279 connect \qlq_rd1_c \src2_c_qlq_rd1_c
24281 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
24282 wire width 30 \src3_c_r_rd2_c
24283 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
24284 wire width 30 \src3_c_s_rd2_c
24285 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
24286 wire width 30 \src3_c_qlq_rd2_c
24287 cell \src3_c$98 \src3_c
24290 connect \r_rd2_c \src3_c_r_rd2_c
24291 connect \s_rd2_c \src3_c_s_rd2_c
24292 connect \qlq_rd2_c \src3_c_qlq_rd2_c
24294 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
24295 wire width 30 \dst1_c_r_wr0_c
24296 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
24297 wire width 30 \dst1_c_s_wr0_c
24298 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
24299 wire width 30 \dst1_c_qlq_wr0_c
24300 cell \dst1_c$99 \dst1_c
24303 connect \r_wr0_c \dst1_c_r_wr0_c
24304 connect \s_wr0_c \dst1_c_s_wr0_c
24305 connect \qlq_wr0_c \dst1_c_qlq_wr0_c
24307 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
24308 wire width 30 \dst2_c_r_wr1_c
24309 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
24310 wire width 30 \dst2_c_s_wr1_c
24311 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
24312 wire width 30 \dst2_c_qlq_wr1_c
24313 cell \dst2_c$100 \dst2_c
24316 connect \r_wr1_c \dst2_c_r_wr1_c
24317 connect \s_wr1_c \dst2_c_s_wr1_c
24318 connect \qlq_wr1_c \dst2_c_qlq_wr1_c
24320 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
24322 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
24324 parameter \A_SIGNED 1'0
24325 parameter \A_WIDTH 5'11110
24326 parameter \B_SIGNED 1'0
24327 parameter \B_WIDTH 5'11110
24328 parameter \Y_WIDTH 5'11110
24329 connect \A \gowr1_i
24330 connect \B \go_die_i
24334 assign \dst1_c_r_wr0_c 30'111111111111111111111111111111
24335 assign \dst1_c_r_wr0_c $1
24338 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
24340 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
24342 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
24344 parameter \A_SIGNED 1'0
24345 parameter \A_WIDTH 5'11110
24346 parameter \B_SIGNED 1'0
24347 parameter \B_WIDTH 5'11110
24348 parameter \Y_WIDTH 5'11110
24349 connect \A \issue_i
24350 connect \B \wr_pend_i
24353 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
24355 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
24357 parameter \A_SIGNED 1'1
24358 parameter \A_WIDTH 5'11110
24359 parameter \B_SIGNED 1'1
24360 parameter \B_WIDTH 5'11110
24361 parameter \Y_WIDTH 5'11111
24363 connect \B 30'111111111011111111111111111111
24368 assign \dst1_c_s_wr0_c 30'000000000000000000000000000000
24369 assign \dst1_c_s_wr0_c $3 [29:0]
24372 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
24374 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
24376 parameter \A_SIGNED 1'0
24377 parameter \A_WIDTH 5'11110
24378 parameter \B_SIGNED 1'0
24379 parameter \B_WIDTH 5'11110
24380 parameter \Y_WIDTH 5'11110
24381 connect \A \gowr2_i
24382 connect \B \go_die_i
24386 assign \dst2_c_r_wr1_c 30'111111111111111111111111111111
24387 assign \dst2_c_r_wr1_c $8
24390 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
24392 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
24394 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
24396 parameter \A_SIGNED 1'0
24397 parameter \A_WIDTH 5'11110
24398 parameter \B_SIGNED 1'0
24399 parameter \B_WIDTH 5'11110
24400 parameter \Y_WIDTH 5'11110
24401 connect \A \issue_i
24402 connect \B \wr_pend_i
24405 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
24407 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
24409 parameter \A_SIGNED 1'1
24410 parameter \A_WIDTH 5'11110
24411 parameter \B_SIGNED 1'1
24412 parameter \B_WIDTH 5'11110
24413 parameter \Y_WIDTH 5'11111
24415 connect \B 30'111111111011111111111111111111
24420 assign \dst2_c_s_wr1_c 30'000000000000000000000000000000
24421 assign \dst2_c_s_wr1_c $10 [29:0]
24424 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
24426 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
24428 parameter \A_SIGNED 1'0
24429 parameter \A_WIDTH 5'11110
24430 parameter \B_SIGNED 1'0
24431 parameter \B_WIDTH 5'11110
24432 parameter \Y_WIDTH 5'11110
24433 connect \A \gord1_i
24434 connect \B \go_die_i
24438 assign \src1_c_r_rd0_c 30'111111111111111111111111111111
24439 assign \src1_c_r_rd0_c $15
24442 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
24444 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
24446 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
24448 parameter \A_SIGNED 1'0
24449 parameter \A_WIDTH 5'11110
24450 parameter \B_SIGNED 1'0
24451 parameter \B_WIDTH 5'11110
24452 parameter \Y_WIDTH 5'11110
24453 connect \A \issue_i
24454 connect \B \rd_pend_i
24457 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
24459 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
24461 parameter \A_SIGNED 1'1
24462 parameter \A_WIDTH 5'11110
24463 parameter \B_SIGNED 1'1
24464 parameter \B_WIDTH 5'11110
24465 parameter \Y_WIDTH 5'11111
24467 connect \B 30'111111111011111111111111111111
24472 assign \src1_c_s_rd0_c 30'000000000000000000000000000000
24473 assign \src1_c_s_rd0_c $17 [29:0]
24476 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
24478 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
24480 parameter \A_SIGNED 1'0
24481 parameter \A_WIDTH 5'11110
24482 parameter \B_SIGNED 1'0
24483 parameter \B_WIDTH 5'11110
24484 parameter \Y_WIDTH 5'11110
24485 connect \A \gord2_i
24486 connect \B \go_die_i
24490 assign \src2_c_r_rd1_c 30'111111111111111111111111111111
24491 assign \src2_c_r_rd1_c $22
24494 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
24496 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
24498 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
24500 parameter \A_SIGNED 1'0
24501 parameter \A_WIDTH 5'11110
24502 parameter \B_SIGNED 1'0
24503 parameter \B_WIDTH 5'11110
24504 parameter \Y_WIDTH 5'11110
24505 connect \A \issue_i
24506 connect \B \rd_pend_i
24509 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
24511 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
24513 parameter \A_SIGNED 1'1
24514 parameter \A_WIDTH 5'11110
24515 parameter \B_SIGNED 1'1
24516 parameter \B_WIDTH 5'11110
24517 parameter \Y_WIDTH 5'11111
24519 connect \B 30'111111111011111111111111111111
24524 assign \src2_c_s_rd1_c 30'000000000000000000000000000000
24525 assign \src2_c_s_rd1_c $24 [29:0]
24528 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
24530 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
24532 parameter \A_SIGNED 1'0
24533 parameter \A_WIDTH 5'11110
24534 parameter \B_SIGNED 1'0
24535 parameter \B_WIDTH 5'11110
24536 parameter \Y_WIDTH 5'11110
24537 connect \A \gord3_i
24538 connect \B \go_die_i
24542 assign \src3_c_r_rd2_c 30'111111111111111111111111111111
24543 assign \src3_c_r_rd2_c $29
24546 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
24548 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
24550 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
24552 parameter \A_SIGNED 1'0
24553 parameter \A_WIDTH 5'11110
24554 parameter \B_SIGNED 1'0
24555 parameter \B_WIDTH 5'11110
24556 parameter \Y_WIDTH 5'11110
24557 connect \A \issue_i
24558 connect \B \rd_pend_i
24561 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
24563 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
24565 parameter \A_SIGNED 1'1
24566 parameter \A_WIDTH 5'11110
24567 parameter \B_SIGNED 1'1
24568 parameter \B_WIDTH 5'11110
24569 parameter \Y_WIDTH 5'11111
24571 connect \B 30'111111111011111111111111111111
24576 assign \src3_c_s_rd2_c 30'000000000000000000000000000000
24577 assign \src3_c_s_rd2_c $31 [29:0]
24580 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
24582 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
24584 parameter \A_SIGNED 1'0
24585 parameter \A_WIDTH 5'11110
24586 parameter \B_SIGNED 1'0
24587 parameter \B_WIDTH 5'11110
24588 parameter \Y_WIDTH 5'11110
24589 connect \A \src1_c_qlq_rd0_c
24590 connect \B \src2_c_qlq_rd1_c
24593 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
24595 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
24597 parameter \A_SIGNED 1'0
24598 parameter \A_WIDTH 5'11110
24599 parameter \B_SIGNED 1'0
24600 parameter \B_WIDTH 5'11110
24601 parameter \Y_WIDTH 5'11110
24603 connect \B \src3_c_qlq_rd2_c
24606 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
24608 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
24610 parameter \A_SIGNED 1'0
24611 parameter \A_WIDTH 5'11110
24612 parameter \Y_WIDTH 5'11110
24613 connect \A \issue_i
24616 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
24618 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
24620 parameter \A_SIGNED 1'0
24621 parameter \A_WIDTH 5'11110
24622 parameter \B_SIGNED 1'0
24623 parameter \B_WIDTH 5'11110
24624 parameter \Y_WIDTH 5'11110
24630 assign \rd_wait_o 30'000000000000000000000000000000
24631 assign \rd_wait_o $42
24634 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
24636 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
24638 parameter \A_SIGNED 1'0
24639 parameter \A_WIDTH 5'11110
24640 parameter \B_SIGNED 1'0
24641 parameter \B_WIDTH 5'11110
24642 parameter \Y_WIDTH 5'11110
24643 connect \A \dst1_c_qlq_wr0_c
24644 connect \B \dst2_c_qlq_wr1_c
24647 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
24649 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
24651 parameter \A_SIGNED 1'0
24652 parameter \A_WIDTH 5'11110
24653 parameter \Y_WIDTH 5'11110
24654 connect \A \issue_i
24657 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
24659 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
24661 parameter \A_SIGNED 1'0
24662 parameter \A_WIDTH 5'11110
24663 parameter \B_SIGNED 1'0
24664 parameter \B_WIDTH 5'11110
24665 parameter \Y_WIDTH 5'11110
24671 assign \wr_wait_o 30'000000000000000000000000000000
24672 assign \wr_wait_o $48
24676 attribute \generator "nMigen"
24677 attribute \nmigen.hierarchy "top.dm21.src1_c"
24679 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
24680 wire width 1 input 0 \rst
24681 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
24682 wire width 1 input 1 \clk
24683 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
24684 wire width 30 input 2 \r_rd0_c
24685 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
24686 wire width 30 input 3 \s_rd0_c
24687 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
24688 wire width 30 output 4 \qlq_rd0_c
24689 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
24690 wire width 30 \q_int
24691 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
24692 wire width 30 \q_int$next
24693 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
24695 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
24697 parameter \A_SIGNED 1'0
24698 parameter \A_WIDTH 5'11110
24699 parameter \Y_WIDTH 5'11110
24700 connect \A \r_rd0_c
24703 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
24705 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
24707 parameter \A_SIGNED 1'0
24708 parameter \A_WIDTH 5'11110
24709 parameter \B_SIGNED 1'0
24710 parameter \B_WIDTH 5'11110
24711 parameter \Y_WIDTH 5'11110
24716 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
24718 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
24720 parameter \A_SIGNED 1'0
24721 parameter \A_WIDTH 5'11110
24722 parameter \B_SIGNED 1'0
24723 parameter \B_WIDTH 5'11110
24724 parameter \Y_WIDTH 5'11110
24726 connect \B \s_rd0_c
24730 assign \q_int$next \q_int
24731 assign \q_int$next $5
24732 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
24735 assign \q_int$next 30'000000000000000000000000000000
24738 update \q_int 30'000000000000000000000000000000
24740 update \q_int \q_int$next
24742 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
24743 wire width 30 \q_rd0_c
24744 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
24746 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
24748 parameter \A_SIGNED 1'0
24749 parameter \A_WIDTH 5'11110
24750 parameter \Y_WIDTH 5'11110
24751 connect \A \r_rd0_c
24754 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
24756 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
24758 parameter \A_SIGNED 1'0
24759 parameter \A_WIDTH 5'11110
24760 parameter \B_SIGNED 1'0
24761 parameter \B_WIDTH 5'11110
24762 parameter \Y_WIDTH 5'11110
24767 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
24769 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
24771 parameter \A_SIGNED 1'0
24772 parameter \A_WIDTH 5'11110
24773 parameter \B_SIGNED 1'0
24774 parameter \B_WIDTH 5'11110
24775 parameter \Y_WIDTH 5'11110
24777 connect \B \s_rd0_c
24781 assign \q_rd0_c 30'000000000000000000000000000000
24782 assign \q_rd0_c $11
24785 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
24786 wire width 30 \qn_rd0_c
24787 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
24789 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
24791 parameter \A_SIGNED 1'0
24792 parameter \A_WIDTH 5'11110
24793 parameter \Y_WIDTH 5'11110
24794 connect \A \q_rd0_c
24798 assign \qn_rd0_c 30'000000000000000000000000000000
24799 assign \qn_rd0_c $13
24802 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
24804 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
24806 parameter \A_SIGNED 1'0
24807 parameter \A_WIDTH 5'11110
24808 parameter \B_SIGNED 1'0
24809 parameter \B_WIDTH 5'11110
24810 parameter \Y_WIDTH 5'11110
24811 connect \A \q_rd0_c
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24822 attribute \nmigen.hierarchy "top.dm21.src2_c"
24824 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
24825 wire width 1 input 0 \rst
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24827 wire width 1 input 1 \clk
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24829 wire width 30 input 2 \r_rd1_c
24830 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
24831 wire width 30 input 3 \s_rd1_c
24832 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
24833 wire width 30 output 4 \qlq_rd1_c
24834 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
24835 wire width 30 \q_int
24836 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
24837 wire width 30 \q_int$next
24838 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
24840 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
24842 parameter \A_SIGNED 1'0
24843 parameter \A_WIDTH 5'11110
24844 parameter \Y_WIDTH 5'11110
24845 connect \A \r_rd1_c
24848 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
24850 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
24852 parameter \A_SIGNED 1'0
24853 parameter \A_WIDTH 5'11110
24854 parameter \B_SIGNED 1'0
24855 parameter \B_WIDTH 5'11110
24856 parameter \Y_WIDTH 5'11110
24861 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
24863 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
24865 parameter \A_SIGNED 1'0
24866 parameter \A_WIDTH 5'11110
24867 parameter \B_SIGNED 1'0
24868 parameter \B_WIDTH 5'11110
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24880 assign \q_int$next 30'000000000000000000000000000000
24883 update \q_int 30'000000000000000000000000000000
24885 update \q_int \q_int$next
24887 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
24888 wire width 30 \q_rd1_c
24889 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
24891 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
24893 parameter \A_SIGNED 1'0
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24899 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
24901 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
24903 parameter \A_SIGNED 1'0
24904 parameter \A_WIDTH 5'11110
24905 parameter \B_SIGNED 1'0
24906 parameter \B_WIDTH 5'11110
24907 parameter \Y_WIDTH 5'11110
24912 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
24914 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
24916 parameter \A_SIGNED 1'0
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24918 parameter \B_SIGNED 1'0
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24932 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
24934 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
24936 parameter \A_SIGNED 1'0
24937 parameter \A_WIDTH 5'11110
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24939 connect \A \q_rd1_c
24943 assign \qn_rd1_c 30'000000000000000000000000000000
24944 assign \qn_rd1_c $13
24947 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
24949 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
24951 parameter \A_SIGNED 1'0
24952 parameter \A_WIDTH 5'11110
24953 parameter \B_SIGNED 1'0
24954 parameter \B_WIDTH 5'11110
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24956 connect \A \q_rd1_c
24961 assign \qlq_rd1_c 30'000000000000000000000000000000
24962 assign \qlq_rd1_c $15
24966 attribute \generator "nMigen"
24967 attribute \nmigen.hierarchy "top.dm21.src3_c"
24969 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
24970 wire width 1 input 0 \rst
24971 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
24972 wire width 1 input 1 \clk
24973 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
24974 wire width 30 input 2 \r_rd2_c
24975 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
24976 wire width 30 input 3 \s_rd2_c
24977 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
24978 wire width 30 output 4 \qlq_rd2_c
24979 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
24980 wire width 30 \q_int
24981 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
24982 wire width 30 \q_int$next
24983 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
24985 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
24987 parameter \A_SIGNED 1'0
24988 parameter \A_WIDTH 5'11110
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24990 connect \A \r_rd2_c
24993 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
24995 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
24997 parameter \A_SIGNED 1'0
24998 parameter \A_WIDTH 5'11110
24999 parameter \B_SIGNED 1'0
25000 parameter \B_WIDTH 5'11110
25001 parameter \Y_WIDTH 5'11110
25006 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
25008 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
25010 parameter \A_SIGNED 1'0
25011 parameter \A_WIDTH 5'11110
25012 parameter \B_SIGNED 1'0
25013 parameter \B_WIDTH 5'11110
25014 parameter \Y_WIDTH 5'11110
25016 connect \B \s_rd2_c
25020 assign \q_int$next \q_int
25021 assign \q_int$next $5
25022 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
25025 assign \q_int$next 30'000000000000000000000000000000
25028 update \q_int 30'000000000000000000000000000000
25030 update \q_int \q_int$next
25032 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
25033 wire width 30 \q_rd2_c
25034 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
25036 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
25038 parameter \A_SIGNED 1'0
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25040 parameter \Y_WIDTH 5'11110
25041 connect \A \r_rd2_c
25044 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
25046 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
25048 parameter \A_SIGNED 1'0
25049 parameter \A_WIDTH 5'11110
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25051 parameter \B_WIDTH 5'11110
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25057 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
25059 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
25061 parameter \A_SIGNED 1'0
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25071 assign \q_rd2_c 30'000000000000000000000000000000
25072 assign \q_rd2_c $11
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25076 wire width 30 \qn_rd2_c
25077 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
25079 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
25081 parameter \A_SIGNED 1'0
25082 parameter \A_WIDTH 5'11110
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25084 connect \A \q_rd2_c
25088 assign \qn_rd2_c 30'000000000000000000000000000000
25089 assign \qn_rd2_c $13
25092 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
25094 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
25096 parameter \A_SIGNED 1'0
25097 parameter \A_WIDTH 5'11110
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25099 parameter \B_WIDTH 5'11110
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25101 connect \A \q_rd2_c
25106 assign \qlq_rd2_c 30'000000000000000000000000000000
25107 assign \qlq_rd2_c $15
25111 attribute \generator "nMigen"
25112 attribute \nmigen.hierarchy "top.dm21.dst1_c"
25114 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
25115 wire width 1 input 0 \rst
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25117 wire width 1 input 1 \clk
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25119 wire width 30 input 2 \r_wr0_c
25120 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
25121 wire width 30 input 3 \s_wr0_c
25122 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
25123 wire width 30 output 4 \qlq_wr0_c
25124 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
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25130 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
25132 parameter \A_SIGNED 1'0
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25135 connect \A \r_wr0_c
25138 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
25140 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
25142 parameter \A_SIGNED 1'0
25143 parameter \A_WIDTH 5'11110
25144 parameter \B_SIGNED 1'0
25145 parameter \B_WIDTH 5'11110
25146 parameter \Y_WIDTH 5'11110
25151 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
25153 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
25155 parameter \A_SIGNED 1'0
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25157 parameter \B_SIGNED 1'0
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25161 connect \B \s_wr0_c
25165 assign \q_int$next \q_int
25166 assign \q_int$next $5
25167 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
25170 assign \q_int$next 30'000000000000000000000000000000
25173 update \q_int 30'000000000000000000000000000000
25175 update \q_int \q_int$next
25177 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
25178 wire width 30 \q_wr0_c
25179 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
25181 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
25183 parameter \A_SIGNED 1'0
25184 parameter \A_WIDTH 5'11110
25185 parameter \Y_WIDTH 5'11110
25186 connect \A \r_wr0_c
25189 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
25191 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
25193 parameter \A_SIGNED 1'0
25194 parameter \A_WIDTH 5'11110
25195 parameter \B_SIGNED 1'0
25196 parameter \B_WIDTH 5'11110
25197 parameter \Y_WIDTH 5'11110
25202 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
25204 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
25206 parameter \A_SIGNED 1'0
25207 parameter \A_WIDTH 5'11110
25208 parameter \B_SIGNED 1'0
25209 parameter \B_WIDTH 5'11110
25210 parameter \Y_WIDTH 5'11110
25212 connect \B \s_wr0_c
25216 assign \q_wr0_c 30'000000000000000000000000000000
25217 assign \q_wr0_c $11
25220 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
25221 wire width 30 \qn_wr0_c
25222 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
25224 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
25226 parameter \A_SIGNED 1'0
25227 parameter \A_WIDTH 5'11110
25228 parameter \Y_WIDTH 5'11110
25229 connect \A \q_wr0_c
25233 assign \qn_wr0_c 30'000000000000000000000000000000
25234 assign \qn_wr0_c $13
25237 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
25239 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
25241 parameter \A_SIGNED 1'0
25242 parameter \A_WIDTH 5'11110
25243 parameter \B_SIGNED 1'0
25244 parameter \B_WIDTH 5'11110
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25246 connect \A \q_wr0_c
25251 assign \qlq_wr0_c 30'000000000000000000000000000000
25252 assign \qlq_wr0_c $15
25256 attribute \generator "nMigen"
25257 attribute \nmigen.hierarchy "top.dm21.dst2_c"
25259 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
25260 wire width 1 input 0 \rst
25261 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
25262 wire width 1 input 1 \clk
25263 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
25264 wire width 30 input 2 \r_wr1_c
25265 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
25266 wire width 30 input 3 \s_wr1_c
25267 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
25268 wire width 30 output 4 \qlq_wr1_c
25269 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
25270 wire width 30 \q_int
25271 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
25272 wire width 30 \q_int$next
25273 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
25275 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
25277 parameter \A_SIGNED 1'0
25278 parameter \A_WIDTH 5'11110
25279 parameter \Y_WIDTH 5'11110
25280 connect \A \r_wr1_c
25283 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
25285 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
25287 parameter \A_SIGNED 1'0
25288 parameter \A_WIDTH 5'11110
25289 parameter \B_SIGNED 1'0
25290 parameter \B_WIDTH 5'11110
25291 parameter \Y_WIDTH 5'11110
25296 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
25298 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
25300 parameter \A_SIGNED 1'0
25301 parameter \A_WIDTH 5'11110
25302 parameter \B_SIGNED 1'0
25303 parameter \B_WIDTH 5'11110
25304 parameter \Y_WIDTH 5'11110
25306 connect \B \s_wr1_c
25310 assign \q_int$next \q_int
25311 assign \q_int$next $5
25312 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
25315 assign \q_int$next 30'000000000000000000000000000000
25318 update \q_int 30'000000000000000000000000000000
25320 update \q_int \q_int$next
25322 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
25323 wire width 30 \q_wr1_c
25324 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
25326 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
25328 parameter \A_SIGNED 1'0
25329 parameter \A_WIDTH 5'11110
25330 parameter \Y_WIDTH 5'11110
25331 connect \A \r_wr1_c
25334 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
25336 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
25338 parameter \A_SIGNED 1'0
25339 parameter \A_WIDTH 5'11110
25340 parameter \B_SIGNED 1'0
25341 parameter \B_WIDTH 5'11110
25342 parameter \Y_WIDTH 5'11110
25347 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
25349 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
25351 parameter \A_SIGNED 1'0
25352 parameter \A_WIDTH 5'11110
25353 parameter \B_SIGNED 1'0
25354 parameter \B_WIDTH 5'11110
25355 parameter \Y_WIDTH 5'11110
25357 connect \B \s_wr1_c
25361 assign \q_wr1_c 30'000000000000000000000000000000
25362 assign \q_wr1_c $11
25365 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
25366 wire width 30 \qn_wr1_c
25367 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
25369 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
25371 parameter \A_SIGNED 1'0
25372 parameter \A_WIDTH 5'11110
25373 parameter \Y_WIDTH 5'11110
25374 connect \A \q_wr1_c
25378 assign \qn_wr1_c 30'000000000000000000000000000000
25379 assign \qn_wr1_c $13
25382 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
25384 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
25386 parameter \A_SIGNED 1'0
25387 parameter \A_WIDTH 5'11110
25388 parameter \B_SIGNED 1'0
25389 parameter \B_WIDTH 5'11110
25390 parameter \Y_WIDTH 5'11110
25391 connect \A \q_wr1_c
25396 assign \qlq_wr1_c 30'000000000000000000000000000000
25397 assign \qlq_wr1_c $15
25401 attribute \generator "nMigen"
25402 attribute \nmigen.hierarchy "top.dm21"
25404 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:39"
25405 wire width 30 output 0 \rd_wait_o
25406 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
25407 wire width 30 output 1 \wr_wait_o
25408 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
25409 wire width 30 input 2 \issue_i
25410 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
25411 wire width 30 input 3 \go_die_i
25412 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
25413 wire width 30 input 4 \gord1_i
25414 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
25415 wire width 30 input 5 \gord2_i
25416 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
25417 wire width 30 input 6 \gord3_i
25418 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
25419 wire width 30 input 7 \gowr1_i
25420 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
25421 wire width 30 input 8 \gowr2_i
25422 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:19"
25423 wire width 30 input 9 \rd_pend_i
25424 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:20"
25425 wire width 30 input 10 \wr_pend_i
25426 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
25427 wire width 1 input 11 \rst
25428 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
25429 wire width 1 input 12 \clk
25430 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
25431 wire width 30 \src1_c_r_rd0_c
25432 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
25433 wire width 30 \src1_c_s_rd0_c
25434 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
25435 wire width 30 \src1_c_qlq_rd0_c
25436 cell \src1_c$101 \src1_c
25439 connect \r_rd0_c \src1_c_r_rd0_c
25440 connect \s_rd0_c \src1_c_s_rd0_c
25441 connect \qlq_rd0_c \src1_c_qlq_rd0_c
25443 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
25444 wire width 30 \src2_c_r_rd1_c
25445 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
25446 wire width 30 \src2_c_s_rd1_c
25447 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
25448 wire width 30 \src2_c_qlq_rd1_c
25449 cell \src2_c$102 \src2_c
25452 connect \r_rd1_c \src2_c_r_rd1_c
25453 connect \s_rd1_c \src2_c_s_rd1_c
25454 connect \qlq_rd1_c \src2_c_qlq_rd1_c
25456 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
25457 wire width 30 \src3_c_r_rd2_c
25458 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
25459 wire width 30 \src3_c_s_rd2_c
25460 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
25461 wire width 30 \src3_c_qlq_rd2_c
25462 cell \src3_c$103 \src3_c
25465 connect \r_rd2_c \src3_c_r_rd2_c
25466 connect \s_rd2_c \src3_c_s_rd2_c
25467 connect \qlq_rd2_c \src3_c_qlq_rd2_c
25469 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
25470 wire width 30 \dst1_c_r_wr0_c
25471 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
25472 wire width 30 \dst1_c_s_wr0_c
25473 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
25474 wire width 30 \dst1_c_qlq_wr0_c
25475 cell \dst1_c$104 \dst1_c
25478 connect \r_wr0_c \dst1_c_r_wr0_c
25479 connect \s_wr0_c \dst1_c_s_wr0_c
25480 connect \qlq_wr0_c \dst1_c_qlq_wr0_c
25482 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
25483 wire width 30 \dst2_c_r_wr1_c
25484 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
25485 wire width 30 \dst2_c_s_wr1_c
25486 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
25487 wire width 30 \dst2_c_qlq_wr1_c
25488 cell \dst2_c$105 \dst2_c
25491 connect \r_wr1_c \dst2_c_r_wr1_c
25492 connect \s_wr1_c \dst2_c_s_wr1_c
25493 connect \qlq_wr1_c \dst2_c_qlq_wr1_c
25495 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
25497 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
25499 parameter \A_SIGNED 1'0
25500 parameter \A_WIDTH 5'11110
25501 parameter \B_SIGNED 1'0
25502 parameter \B_WIDTH 5'11110
25503 parameter \Y_WIDTH 5'11110
25504 connect \A \gowr1_i
25505 connect \B \go_die_i
25509 assign \dst1_c_r_wr0_c 30'111111111111111111111111111111
25510 assign \dst1_c_r_wr0_c $1
25513 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
25515 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
25517 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
25519 parameter \A_SIGNED 1'0
25520 parameter \A_WIDTH 5'11110
25521 parameter \B_SIGNED 1'0
25522 parameter \B_WIDTH 5'11110
25523 parameter \Y_WIDTH 5'11110
25524 connect \A \issue_i
25525 connect \B \wr_pend_i
25528 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
25530 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
25532 parameter \A_SIGNED 1'1
25533 parameter \A_WIDTH 5'11110
25534 parameter \B_SIGNED 1'1
25535 parameter \B_WIDTH 5'11110
25536 parameter \Y_WIDTH 5'11111
25538 connect \B 30'111111110111111111111111111111
25543 assign \dst1_c_s_wr0_c 30'000000000000000000000000000000
25544 assign \dst1_c_s_wr0_c $3 [29:0]
25547 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
25549 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
25551 parameter \A_SIGNED 1'0
25552 parameter \A_WIDTH 5'11110
25553 parameter \B_SIGNED 1'0
25554 parameter \B_WIDTH 5'11110
25555 parameter \Y_WIDTH 5'11110
25556 connect \A \gowr2_i
25557 connect \B \go_die_i
25561 assign \dst2_c_r_wr1_c 30'111111111111111111111111111111
25562 assign \dst2_c_r_wr1_c $8
25565 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
25567 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
25569 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
25571 parameter \A_SIGNED 1'0
25572 parameter \A_WIDTH 5'11110
25573 parameter \B_SIGNED 1'0
25574 parameter \B_WIDTH 5'11110
25575 parameter \Y_WIDTH 5'11110
25576 connect \A \issue_i
25577 connect \B \wr_pend_i
25580 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
25582 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
25584 parameter \A_SIGNED 1'1
25585 parameter \A_WIDTH 5'11110
25586 parameter \B_SIGNED 1'1
25587 parameter \B_WIDTH 5'11110
25588 parameter \Y_WIDTH 5'11111
25590 connect \B 30'111111110111111111111111111111
25595 assign \dst2_c_s_wr1_c 30'000000000000000000000000000000
25596 assign \dst2_c_s_wr1_c $10 [29:0]
25599 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
25601 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
25603 parameter \A_SIGNED 1'0
25604 parameter \A_WIDTH 5'11110
25605 parameter \B_SIGNED 1'0
25606 parameter \B_WIDTH 5'11110
25607 parameter \Y_WIDTH 5'11110
25608 connect \A \gord1_i
25609 connect \B \go_die_i
25613 assign \src1_c_r_rd0_c 30'111111111111111111111111111111
25614 assign \src1_c_r_rd0_c $15
25617 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
25619 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
25621 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
25623 parameter \A_SIGNED 1'0
25624 parameter \A_WIDTH 5'11110
25625 parameter \B_SIGNED 1'0
25626 parameter \B_WIDTH 5'11110
25627 parameter \Y_WIDTH 5'11110
25628 connect \A \issue_i
25629 connect \B \rd_pend_i
25632 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
25634 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
25636 parameter \A_SIGNED 1'1
25637 parameter \A_WIDTH 5'11110
25638 parameter \B_SIGNED 1'1
25639 parameter \B_WIDTH 5'11110
25640 parameter \Y_WIDTH 5'11111
25642 connect \B 30'111111110111111111111111111111
25647 assign \src1_c_s_rd0_c 30'000000000000000000000000000000
25648 assign \src1_c_s_rd0_c $17 [29:0]
25651 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
25653 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
25655 parameter \A_SIGNED 1'0
25656 parameter \A_WIDTH 5'11110
25657 parameter \B_SIGNED 1'0
25658 parameter \B_WIDTH 5'11110
25659 parameter \Y_WIDTH 5'11110
25660 connect \A \gord2_i
25661 connect \B \go_die_i
25665 assign \src2_c_r_rd1_c 30'111111111111111111111111111111
25666 assign \src2_c_r_rd1_c $22
25669 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
25671 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
25673 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
25675 parameter \A_SIGNED 1'0
25676 parameter \A_WIDTH 5'11110
25677 parameter \B_SIGNED 1'0
25678 parameter \B_WIDTH 5'11110
25679 parameter \Y_WIDTH 5'11110
25680 connect \A \issue_i
25681 connect \B \rd_pend_i
25684 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
25686 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
25688 parameter \A_SIGNED 1'1
25689 parameter \A_WIDTH 5'11110
25690 parameter \B_SIGNED 1'1
25691 parameter \B_WIDTH 5'11110
25692 parameter \Y_WIDTH 5'11111
25694 connect \B 30'111111110111111111111111111111
25699 assign \src2_c_s_rd1_c 30'000000000000000000000000000000
25700 assign \src2_c_s_rd1_c $24 [29:0]
25703 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
25705 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
25707 parameter \A_SIGNED 1'0
25708 parameter \A_WIDTH 5'11110
25709 parameter \B_SIGNED 1'0
25710 parameter \B_WIDTH 5'11110
25711 parameter \Y_WIDTH 5'11110
25712 connect \A \gord3_i
25713 connect \B \go_die_i
25717 assign \src3_c_r_rd2_c 30'111111111111111111111111111111
25718 assign \src3_c_r_rd2_c $29
25721 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
25723 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
25725 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
25727 parameter \A_SIGNED 1'0
25728 parameter \A_WIDTH 5'11110
25729 parameter \B_SIGNED 1'0
25730 parameter \B_WIDTH 5'11110
25731 parameter \Y_WIDTH 5'11110
25732 connect \A \issue_i
25733 connect \B \rd_pend_i
25736 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
25738 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
25740 parameter \A_SIGNED 1'1
25741 parameter \A_WIDTH 5'11110
25742 parameter \B_SIGNED 1'1
25743 parameter \B_WIDTH 5'11110
25744 parameter \Y_WIDTH 5'11111
25746 connect \B 30'111111110111111111111111111111
25751 assign \src3_c_s_rd2_c 30'000000000000000000000000000000
25752 assign \src3_c_s_rd2_c $31 [29:0]
25755 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
25757 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
25759 parameter \A_SIGNED 1'0
25760 parameter \A_WIDTH 5'11110
25761 parameter \B_SIGNED 1'0
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25764 connect \A \src1_c_qlq_rd0_c
25765 connect \B \src2_c_qlq_rd1_c
25768 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
25770 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
25772 parameter \A_SIGNED 1'0
25773 parameter \A_WIDTH 5'11110
25774 parameter \B_SIGNED 1'0
25775 parameter \B_WIDTH 5'11110
25776 parameter \Y_WIDTH 5'11110
25778 connect \B \src3_c_qlq_rd2_c
25781 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
25783 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
25785 parameter \A_SIGNED 1'0
25786 parameter \A_WIDTH 5'11110
25787 parameter \Y_WIDTH 5'11110
25788 connect \A \issue_i
25791 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
25793 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
25795 parameter \A_SIGNED 1'0
25796 parameter \A_WIDTH 5'11110
25797 parameter \B_SIGNED 1'0
25798 parameter \B_WIDTH 5'11110
25799 parameter \Y_WIDTH 5'11110
25805 assign \rd_wait_o 30'000000000000000000000000000000
25806 assign \rd_wait_o $42
25809 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
25811 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
25813 parameter \A_SIGNED 1'0
25814 parameter \A_WIDTH 5'11110
25815 parameter \B_SIGNED 1'0
25816 parameter \B_WIDTH 5'11110
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25818 connect \A \dst1_c_qlq_wr0_c
25819 connect \B \dst2_c_qlq_wr1_c
25822 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
25824 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
25826 parameter \A_SIGNED 1'0
25827 parameter \A_WIDTH 5'11110
25828 parameter \Y_WIDTH 5'11110
25829 connect \A \issue_i
25832 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
25834 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
25836 parameter \A_SIGNED 1'0
25837 parameter \A_WIDTH 5'11110
25838 parameter \B_SIGNED 1'0
25839 parameter \B_WIDTH 5'11110
25840 parameter \Y_WIDTH 5'11110
25846 assign \wr_wait_o 30'000000000000000000000000000000
25847 assign \wr_wait_o $48
25851 attribute \generator "nMigen"
25852 attribute \nmigen.hierarchy "top.dm22.src1_c"
25854 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
25855 wire width 1 input 0 \rst
25856 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
25857 wire width 1 input 1 \clk
25858 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
25859 wire width 30 input 2 \r_rd0_c
25860 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
25861 wire width 30 input 3 \s_rd0_c
25862 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
25863 wire width 30 output 4 \qlq_rd0_c
25864 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
25865 wire width 30 \q_int
25866 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
25867 wire width 30 \q_int$next
25868 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
25870 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
25872 parameter \A_SIGNED 1'0
25873 parameter \A_WIDTH 5'11110
25874 parameter \Y_WIDTH 5'11110
25875 connect \A \r_rd0_c
25878 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
25880 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
25882 parameter \A_SIGNED 1'0
25883 parameter \A_WIDTH 5'11110
25884 parameter \B_SIGNED 1'0
25885 parameter \B_WIDTH 5'11110
25886 parameter \Y_WIDTH 5'11110
25891 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
25893 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
25895 parameter \A_SIGNED 1'0
25896 parameter \A_WIDTH 5'11110
25897 parameter \B_SIGNED 1'0
25898 parameter \B_WIDTH 5'11110
25899 parameter \Y_WIDTH 5'11110
25901 connect \B \s_rd0_c
25905 assign \q_int$next \q_int
25906 assign \q_int$next $5
25907 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
25910 assign \q_int$next 30'000000000000000000000000000000
25913 update \q_int 30'000000000000000000000000000000
25915 update \q_int \q_int$next
25917 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
25918 wire width 30 \q_rd0_c
25919 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
25921 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
25923 parameter \A_SIGNED 1'0
25924 parameter \A_WIDTH 5'11110
25925 parameter \Y_WIDTH 5'11110
25926 connect \A \r_rd0_c
25929 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
25931 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
25933 parameter \A_SIGNED 1'0
25934 parameter \A_WIDTH 5'11110
25935 parameter \B_SIGNED 1'0
25936 parameter \B_WIDTH 5'11110
25937 parameter \Y_WIDTH 5'11110
25942 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
25944 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
25946 parameter \A_SIGNED 1'0
25947 parameter \A_WIDTH 5'11110
25948 parameter \B_SIGNED 1'0
25949 parameter \B_WIDTH 5'11110
25950 parameter \Y_WIDTH 5'11110
25952 connect \B \s_rd0_c
25956 assign \q_rd0_c 30'000000000000000000000000000000
25957 assign \q_rd0_c $11
25960 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
25961 wire width 30 \qn_rd0_c
25962 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
25964 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
25966 parameter \A_SIGNED 1'0
25967 parameter \A_WIDTH 5'11110
25968 parameter \Y_WIDTH 5'11110
25969 connect \A \q_rd0_c
25973 assign \qn_rd0_c 30'000000000000000000000000000000
25974 assign \qn_rd0_c $13
25977 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
25979 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
25981 parameter \A_SIGNED 1'0
25982 parameter \A_WIDTH 5'11110
25983 parameter \B_SIGNED 1'0
25984 parameter \B_WIDTH 5'11110
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25986 connect \A \q_rd0_c
25991 assign \qlq_rd0_c 30'000000000000000000000000000000
25992 assign \qlq_rd0_c $15
25996 attribute \generator "nMigen"
25997 attribute \nmigen.hierarchy "top.dm22.src2_c"
25999 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
26000 wire width 1 input 0 \rst
26001 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
26002 wire width 1 input 1 \clk
26003 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
26004 wire width 30 input 2 \r_rd1_c
26005 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
26006 wire width 30 input 3 \s_rd1_c
26007 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
26008 wire width 30 output 4 \qlq_rd1_c
26009 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
26010 wire width 30 \q_int
26011 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
26012 wire width 30 \q_int$next
26013 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
26015 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
26017 parameter \A_SIGNED 1'0
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26020 connect \A \r_rd1_c
26023 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
26025 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
26027 parameter \A_SIGNED 1'0
26028 parameter \A_WIDTH 5'11110
26029 parameter \B_SIGNED 1'0
26030 parameter \B_WIDTH 5'11110
26031 parameter \Y_WIDTH 5'11110
26036 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
26038 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
26040 parameter \A_SIGNED 1'0
26041 parameter \A_WIDTH 5'11110
26042 parameter \B_SIGNED 1'0
26043 parameter \B_WIDTH 5'11110
26044 parameter \Y_WIDTH 5'11110
26046 connect \B \s_rd1_c
26050 assign \q_int$next \q_int
26051 assign \q_int$next $5
26052 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
26055 assign \q_int$next 30'000000000000000000000000000000
26058 update \q_int 30'000000000000000000000000000000
26060 update \q_int \q_int$next
26062 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
26063 wire width 30 \q_rd1_c
26064 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
26066 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
26068 parameter \A_SIGNED 1'0
26069 parameter \A_WIDTH 5'11110
26070 parameter \Y_WIDTH 5'11110
26071 connect \A \r_rd1_c
26074 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
26076 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
26078 parameter \A_SIGNED 1'0
26079 parameter \A_WIDTH 5'11110
26080 parameter \B_SIGNED 1'0
26081 parameter \B_WIDTH 5'11110
26082 parameter \Y_WIDTH 5'11110
26087 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
26089 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
26091 parameter \A_SIGNED 1'0
26092 parameter \A_WIDTH 5'11110
26093 parameter \B_SIGNED 1'0
26094 parameter \B_WIDTH 5'11110
26095 parameter \Y_WIDTH 5'11110
26097 connect \B \s_rd1_c
26101 assign \q_rd1_c 30'000000000000000000000000000000
26102 assign \q_rd1_c $11
26105 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
26106 wire width 30 \qn_rd1_c
26107 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
26109 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
26111 parameter \A_SIGNED 1'0
26112 parameter \A_WIDTH 5'11110
26113 parameter \Y_WIDTH 5'11110
26114 connect \A \q_rd1_c
26118 assign \qn_rd1_c 30'000000000000000000000000000000
26119 assign \qn_rd1_c $13
26122 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
26124 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
26126 parameter \A_SIGNED 1'0
26127 parameter \A_WIDTH 5'11110
26128 parameter \B_SIGNED 1'0
26129 parameter \B_WIDTH 5'11110
26130 parameter \Y_WIDTH 5'11110
26131 connect \A \q_rd1_c
26136 assign \qlq_rd1_c 30'000000000000000000000000000000
26137 assign \qlq_rd1_c $15
26141 attribute \generator "nMigen"
26142 attribute \nmigen.hierarchy "top.dm22.src3_c"
26144 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
26145 wire width 1 input 0 \rst
26146 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
26147 wire width 1 input 1 \clk
26148 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
26149 wire width 30 input 2 \r_rd2_c
26150 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
26151 wire width 30 input 3 \s_rd2_c
26152 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
26153 wire width 30 output 4 \qlq_rd2_c
26154 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
26155 wire width 30 \q_int
26156 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
26157 wire width 30 \q_int$next
26158 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
26160 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
26162 parameter \A_SIGNED 1'0
26163 parameter \A_WIDTH 5'11110
26164 parameter \Y_WIDTH 5'11110
26165 connect \A \r_rd2_c
26168 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
26170 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
26172 parameter \A_SIGNED 1'0
26173 parameter \A_WIDTH 5'11110
26174 parameter \B_SIGNED 1'0
26175 parameter \B_WIDTH 5'11110
26176 parameter \Y_WIDTH 5'11110
26181 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
26183 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
26185 parameter \A_SIGNED 1'0
26186 parameter \A_WIDTH 5'11110
26187 parameter \B_SIGNED 1'0
26188 parameter \B_WIDTH 5'11110
26189 parameter \Y_WIDTH 5'11110
26191 connect \B \s_rd2_c
26195 assign \q_int$next \q_int
26196 assign \q_int$next $5
26197 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
26200 assign \q_int$next 30'000000000000000000000000000000
26203 update \q_int 30'000000000000000000000000000000
26205 update \q_int \q_int$next
26207 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
26208 wire width 30 \q_rd2_c
26209 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
26211 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
26213 parameter \A_SIGNED 1'0
26214 parameter \A_WIDTH 5'11110
26215 parameter \Y_WIDTH 5'11110
26216 connect \A \r_rd2_c
26219 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
26221 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
26223 parameter \A_SIGNED 1'0
26224 parameter \A_WIDTH 5'11110
26225 parameter \B_SIGNED 1'0
26226 parameter \B_WIDTH 5'11110
26227 parameter \Y_WIDTH 5'11110
26232 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
26234 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
26236 parameter \A_SIGNED 1'0
26237 parameter \A_WIDTH 5'11110
26238 parameter \B_SIGNED 1'0
26239 parameter \B_WIDTH 5'11110
26240 parameter \Y_WIDTH 5'11110
26242 connect \B \s_rd2_c
26246 assign \q_rd2_c 30'000000000000000000000000000000
26247 assign \q_rd2_c $11
26250 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
26251 wire width 30 \qn_rd2_c
26252 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
26254 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
26256 parameter \A_SIGNED 1'0
26257 parameter \A_WIDTH 5'11110
26258 parameter \Y_WIDTH 5'11110
26259 connect \A \q_rd2_c
26263 assign \qn_rd2_c 30'000000000000000000000000000000
26264 assign \qn_rd2_c $13
26267 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
26269 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
26271 parameter \A_SIGNED 1'0
26272 parameter \A_WIDTH 5'11110
26273 parameter \B_SIGNED 1'0
26274 parameter \B_WIDTH 5'11110
26275 parameter \Y_WIDTH 5'11110
26276 connect \A \q_rd2_c
26281 assign \qlq_rd2_c 30'000000000000000000000000000000
26282 assign \qlq_rd2_c $15
26286 attribute \generator "nMigen"
26287 attribute \nmigen.hierarchy "top.dm22.dst1_c"
26289 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
26290 wire width 1 input 0 \rst
26291 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
26292 wire width 1 input 1 \clk
26293 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
26294 wire width 30 input 2 \r_wr0_c
26295 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
26296 wire width 30 input 3 \s_wr0_c
26297 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
26298 wire width 30 output 4 \qlq_wr0_c
26299 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
26300 wire width 30 \q_int
26301 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
26302 wire width 30 \q_int$next
26303 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
26305 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
26307 parameter \A_SIGNED 1'0
26308 parameter \A_WIDTH 5'11110
26309 parameter \Y_WIDTH 5'11110
26310 connect \A \r_wr0_c
26313 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
26315 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
26317 parameter \A_SIGNED 1'0
26318 parameter \A_WIDTH 5'11110
26319 parameter \B_SIGNED 1'0
26320 parameter \B_WIDTH 5'11110
26321 parameter \Y_WIDTH 5'11110
26326 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
26328 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
26330 parameter \A_SIGNED 1'0
26331 parameter \A_WIDTH 5'11110
26332 parameter \B_SIGNED 1'0
26333 parameter \B_WIDTH 5'11110
26334 parameter \Y_WIDTH 5'11110
26336 connect \B \s_wr0_c
26340 assign \q_int$next \q_int
26341 assign \q_int$next $5
26342 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
26345 assign \q_int$next 30'000000000000000000000000000000
26348 update \q_int 30'000000000000000000000000000000
26350 update \q_int \q_int$next
26352 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
26353 wire width 30 \q_wr0_c
26354 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
26356 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
26358 parameter \A_SIGNED 1'0
26359 parameter \A_WIDTH 5'11110
26360 parameter \Y_WIDTH 5'11110
26361 connect \A \r_wr0_c
26364 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
26366 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
26368 parameter \A_SIGNED 1'0
26369 parameter \A_WIDTH 5'11110
26370 parameter \B_SIGNED 1'0
26371 parameter \B_WIDTH 5'11110
26372 parameter \Y_WIDTH 5'11110
26377 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
26379 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
26381 parameter \A_SIGNED 1'0
26382 parameter \A_WIDTH 5'11110
26383 parameter \B_SIGNED 1'0
26384 parameter \B_WIDTH 5'11110
26385 parameter \Y_WIDTH 5'11110
26387 connect \B \s_wr0_c
26391 assign \q_wr0_c 30'000000000000000000000000000000
26392 assign \q_wr0_c $11
26395 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
26396 wire width 30 \qn_wr0_c
26397 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
26399 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
26401 parameter \A_SIGNED 1'0
26402 parameter \A_WIDTH 5'11110
26403 parameter \Y_WIDTH 5'11110
26404 connect \A \q_wr0_c
26408 assign \qn_wr0_c 30'000000000000000000000000000000
26409 assign \qn_wr0_c $13
26412 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
26414 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
26416 parameter \A_SIGNED 1'0
26417 parameter \A_WIDTH 5'11110
26418 parameter \B_SIGNED 1'0
26419 parameter \B_WIDTH 5'11110
26420 parameter \Y_WIDTH 5'11110
26421 connect \A \q_wr0_c
26426 assign \qlq_wr0_c 30'000000000000000000000000000000
26427 assign \qlq_wr0_c $15
26431 attribute \generator "nMigen"
26432 attribute \nmigen.hierarchy "top.dm22.dst2_c"
26434 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
26435 wire width 1 input 0 \rst
26436 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
26437 wire width 1 input 1 \clk
26438 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
26439 wire width 30 input 2 \r_wr1_c
26440 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
26441 wire width 30 input 3 \s_wr1_c
26442 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
26443 wire width 30 output 4 \qlq_wr1_c
26444 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
26445 wire width 30 \q_int
26446 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
26447 wire width 30 \q_int$next
26448 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
26450 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
26452 parameter \A_SIGNED 1'0
26453 parameter \A_WIDTH 5'11110
26454 parameter \Y_WIDTH 5'11110
26455 connect \A \r_wr1_c
26458 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
26460 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
26462 parameter \A_SIGNED 1'0
26463 parameter \A_WIDTH 5'11110
26464 parameter \B_SIGNED 1'0
26465 parameter \B_WIDTH 5'11110
26466 parameter \Y_WIDTH 5'11110
26471 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
26473 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
26475 parameter \A_SIGNED 1'0
26476 parameter \A_WIDTH 5'11110
26477 parameter \B_SIGNED 1'0
26478 parameter \B_WIDTH 5'11110
26479 parameter \Y_WIDTH 5'11110
26481 connect \B \s_wr1_c
26485 assign \q_int$next \q_int
26486 assign \q_int$next $5
26487 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
26490 assign \q_int$next 30'000000000000000000000000000000
26493 update \q_int 30'000000000000000000000000000000
26495 update \q_int \q_int$next
26497 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
26498 wire width 30 \q_wr1_c
26499 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
26501 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
26503 parameter \A_SIGNED 1'0
26504 parameter \A_WIDTH 5'11110
26505 parameter \Y_WIDTH 5'11110
26506 connect \A \r_wr1_c
26509 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
26511 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
26513 parameter \A_SIGNED 1'0
26514 parameter \A_WIDTH 5'11110
26515 parameter \B_SIGNED 1'0
26516 parameter \B_WIDTH 5'11110
26517 parameter \Y_WIDTH 5'11110
26522 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
26524 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
26526 parameter \A_SIGNED 1'0
26527 parameter \A_WIDTH 5'11110
26528 parameter \B_SIGNED 1'0
26529 parameter \B_WIDTH 5'11110
26530 parameter \Y_WIDTH 5'11110
26532 connect \B \s_wr1_c
26536 assign \q_wr1_c 30'000000000000000000000000000000
26537 assign \q_wr1_c $11
26540 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
26541 wire width 30 \qn_wr1_c
26542 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
26544 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
26546 parameter \A_SIGNED 1'0
26547 parameter \A_WIDTH 5'11110
26548 parameter \Y_WIDTH 5'11110
26549 connect \A \q_wr1_c
26553 assign \qn_wr1_c 30'000000000000000000000000000000
26554 assign \qn_wr1_c $13
26557 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
26559 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
26561 parameter \A_SIGNED 1'0
26562 parameter \A_WIDTH 5'11110
26563 parameter \B_SIGNED 1'0
26564 parameter \B_WIDTH 5'11110
26565 parameter \Y_WIDTH 5'11110
26566 connect \A \q_wr1_c
26571 assign \qlq_wr1_c 30'000000000000000000000000000000
26572 assign \qlq_wr1_c $15
26576 attribute \generator "nMigen"
26577 attribute \nmigen.hierarchy "top.dm22"
26579 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:39"
26580 wire width 30 output 0 \rd_wait_o
26581 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
26582 wire width 30 output 1 \wr_wait_o
26583 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
26584 wire width 30 input 2 \issue_i
26585 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
26586 wire width 30 input 3 \go_die_i
26587 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
26588 wire width 30 input 4 \gord1_i
26589 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
26590 wire width 30 input 5 \gord2_i
26591 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
26592 wire width 30 input 6 \gord3_i
26593 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
26594 wire width 30 input 7 \gowr1_i
26595 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
26596 wire width 30 input 8 \gowr2_i
26597 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:19"
26598 wire width 30 input 9 \rd_pend_i
26599 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:20"
26600 wire width 30 input 10 \wr_pend_i
26601 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
26602 wire width 1 input 11 \rst
26603 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
26604 wire width 1 input 12 \clk
26605 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
26606 wire width 30 \src1_c_r_rd0_c
26607 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
26608 wire width 30 \src1_c_s_rd0_c
26609 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
26610 wire width 30 \src1_c_qlq_rd0_c
26611 cell \src1_c$106 \src1_c
26614 connect \r_rd0_c \src1_c_r_rd0_c
26615 connect \s_rd0_c \src1_c_s_rd0_c
26616 connect \qlq_rd0_c \src1_c_qlq_rd0_c
26618 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
26619 wire width 30 \src2_c_r_rd1_c
26620 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
26621 wire width 30 \src2_c_s_rd1_c
26622 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
26623 wire width 30 \src2_c_qlq_rd1_c
26624 cell \src2_c$107 \src2_c
26627 connect \r_rd1_c \src2_c_r_rd1_c
26628 connect \s_rd1_c \src2_c_s_rd1_c
26629 connect \qlq_rd1_c \src2_c_qlq_rd1_c
26631 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
26632 wire width 30 \src3_c_r_rd2_c
26633 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
26634 wire width 30 \src3_c_s_rd2_c
26635 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
26636 wire width 30 \src3_c_qlq_rd2_c
26637 cell \src3_c$108 \src3_c
26640 connect \r_rd2_c \src3_c_r_rd2_c
26641 connect \s_rd2_c \src3_c_s_rd2_c
26642 connect \qlq_rd2_c \src3_c_qlq_rd2_c
26644 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
26645 wire width 30 \dst1_c_r_wr0_c
26646 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
26647 wire width 30 \dst1_c_s_wr0_c
26648 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
26649 wire width 30 \dst1_c_qlq_wr0_c
26650 cell \dst1_c$109 \dst1_c
26653 connect \r_wr0_c \dst1_c_r_wr0_c
26654 connect \s_wr0_c \dst1_c_s_wr0_c
26655 connect \qlq_wr0_c \dst1_c_qlq_wr0_c
26657 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
26658 wire width 30 \dst2_c_r_wr1_c
26659 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
26660 wire width 30 \dst2_c_s_wr1_c
26661 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
26662 wire width 30 \dst2_c_qlq_wr1_c
26663 cell \dst2_c$110 \dst2_c
26666 connect \r_wr1_c \dst2_c_r_wr1_c
26667 connect \s_wr1_c \dst2_c_s_wr1_c
26668 connect \qlq_wr1_c \dst2_c_qlq_wr1_c
26670 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
26672 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
26674 parameter \A_SIGNED 1'0
26675 parameter \A_WIDTH 5'11110
26676 parameter \B_SIGNED 1'0
26677 parameter \B_WIDTH 5'11110
26678 parameter \Y_WIDTH 5'11110
26679 connect \A \gowr1_i
26680 connect \B \go_die_i
26684 assign \dst1_c_r_wr0_c 30'111111111111111111111111111111
26685 assign \dst1_c_r_wr0_c $1
26688 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
26690 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
26692 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
26694 parameter \A_SIGNED 1'0
26695 parameter \A_WIDTH 5'11110
26696 parameter \B_SIGNED 1'0
26697 parameter \B_WIDTH 5'11110
26698 parameter \Y_WIDTH 5'11110
26699 connect \A \issue_i
26700 connect \B \wr_pend_i
26703 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
26705 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
26707 parameter \A_SIGNED 1'1
26708 parameter \A_WIDTH 5'11110
26709 parameter \B_SIGNED 1'1
26710 parameter \B_WIDTH 5'11110
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26713 connect \B 30'111111101111111111111111111111
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26722 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
26724 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
26726 parameter \A_SIGNED 1'0
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26740 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
26742 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
26744 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
26746 parameter \A_SIGNED 1'0
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26752 connect \B \wr_pend_i
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26757 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
26759 parameter \A_SIGNED 1'1
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26771 assign \dst2_c_s_wr1_c $10 [29:0]
26774 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
26776 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
26778 parameter \A_SIGNED 1'0
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26789 assign \src1_c_r_rd0_c $15
26792 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
26794 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
26796 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
26798 parameter \A_SIGNED 1'0
26799 parameter \A_WIDTH 5'11110
26800 parameter \B_SIGNED 1'0
26801 parameter \B_WIDTH 5'11110
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26804 connect \B \rd_pend_i
26807 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
26809 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
26811 parameter \A_SIGNED 1'1
26812 parameter \A_WIDTH 5'11110
26813 parameter \B_SIGNED 1'1
26814 parameter \B_WIDTH 5'11110
26815 parameter \Y_WIDTH 5'11111
26817 connect \B 30'111111101111111111111111111111
26822 assign \src1_c_s_rd0_c 30'000000000000000000000000000000
26823 assign \src1_c_s_rd0_c $17 [29:0]
26826 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
26828 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
26830 parameter \A_SIGNED 1'0
26831 parameter \A_WIDTH 5'11110
26832 parameter \B_SIGNED 1'0
26833 parameter \B_WIDTH 5'11110
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26835 connect \A \gord2_i
26836 connect \B \go_die_i
26840 assign \src2_c_r_rd1_c 30'111111111111111111111111111111
26841 assign \src2_c_r_rd1_c $22
26844 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
26846 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
26848 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
26850 parameter \A_SIGNED 1'0
26851 parameter \A_WIDTH 5'11110
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26853 parameter \B_WIDTH 5'11110
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26856 connect \B \rd_pend_i
26859 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
26861 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
26863 parameter \A_SIGNED 1'1
26864 parameter \A_WIDTH 5'11110
26865 parameter \B_SIGNED 1'1
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26867 parameter \Y_WIDTH 5'11111
26869 connect \B 30'111111101111111111111111111111
26874 assign \src2_c_s_rd1_c 30'000000000000000000000000000000
26875 assign \src2_c_s_rd1_c $24 [29:0]
26878 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
26880 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
26882 parameter \A_SIGNED 1'0
26883 parameter \A_WIDTH 5'11110
26884 parameter \B_SIGNED 1'0
26885 parameter \B_WIDTH 5'11110
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26887 connect \A \gord3_i
26888 connect \B \go_die_i
26892 assign \src3_c_r_rd2_c 30'111111111111111111111111111111
26893 assign \src3_c_r_rd2_c $29
26896 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
26898 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
26900 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
26902 parameter \A_SIGNED 1'0
26903 parameter \A_WIDTH 5'11110
26904 parameter \B_SIGNED 1'0
26905 parameter \B_WIDTH 5'11110
26906 parameter \Y_WIDTH 5'11110
26907 connect \A \issue_i
26908 connect \B \rd_pend_i
26911 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
26913 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
26915 parameter \A_SIGNED 1'1
26916 parameter \A_WIDTH 5'11110
26917 parameter \B_SIGNED 1'1
26918 parameter \B_WIDTH 5'11110
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26921 connect \B 30'111111101111111111111111111111
26926 assign \src3_c_s_rd2_c 30'000000000000000000000000000000
26927 assign \src3_c_s_rd2_c $31 [29:0]
26930 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
26932 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
26934 parameter \A_SIGNED 1'0
26935 parameter \A_WIDTH 5'11110
26936 parameter \B_SIGNED 1'0
26937 parameter \B_WIDTH 5'11110
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26939 connect \A \src1_c_qlq_rd0_c
26940 connect \B \src2_c_qlq_rd1_c
26943 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
26945 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
26947 parameter \A_SIGNED 1'0
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26953 connect \B \src3_c_qlq_rd2_c
26956 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
26958 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
26960 parameter \A_SIGNED 1'0
26961 parameter \A_WIDTH 5'11110
26962 parameter \Y_WIDTH 5'11110
26963 connect \A \issue_i
26966 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
26968 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
26970 parameter \A_SIGNED 1'0
26971 parameter \A_WIDTH 5'11110
26972 parameter \B_SIGNED 1'0
26973 parameter \B_WIDTH 5'11110
26974 parameter \Y_WIDTH 5'11110
26980 assign \rd_wait_o 30'000000000000000000000000000000
26981 assign \rd_wait_o $42
26984 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
26986 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
26988 parameter \A_SIGNED 1'0
26989 parameter \A_WIDTH 5'11110
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26991 parameter \B_WIDTH 5'11110
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26993 connect \A \dst1_c_qlq_wr0_c
26994 connect \B \dst2_c_qlq_wr1_c
26997 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
26999 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
27001 parameter \A_SIGNED 1'0
27002 parameter \A_WIDTH 5'11110
27003 parameter \Y_WIDTH 5'11110
27004 connect \A \issue_i
27007 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
27009 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
27011 parameter \A_SIGNED 1'0
27012 parameter \A_WIDTH 5'11110
27013 parameter \B_SIGNED 1'0
27014 parameter \B_WIDTH 5'11110
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27021 assign \wr_wait_o 30'000000000000000000000000000000
27022 assign \wr_wait_o $48
27026 attribute \generator "nMigen"
27027 attribute \nmigen.hierarchy "top.dm23.src1_c"
27029 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
27030 wire width 1 input 0 \rst
27031 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
27032 wire width 1 input 1 \clk
27033 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
27034 wire width 30 input 2 \r_rd0_c
27035 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
27036 wire width 30 input 3 \s_rd0_c
27037 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
27038 wire width 30 output 4 \qlq_rd0_c
27039 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
27040 wire width 30 \q_int
27041 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
27042 wire width 30 \q_int$next
27043 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
27045 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
27047 parameter \A_SIGNED 1'0
27048 parameter \A_WIDTH 5'11110
27049 parameter \Y_WIDTH 5'11110
27050 connect \A \r_rd0_c
27053 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
27055 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
27057 parameter \A_SIGNED 1'0
27058 parameter \A_WIDTH 5'11110
27059 parameter \B_SIGNED 1'0
27060 parameter \B_WIDTH 5'11110
27061 parameter \Y_WIDTH 5'11110
27066 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
27068 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
27070 parameter \A_SIGNED 1'0
27071 parameter \A_WIDTH 5'11110
27072 parameter \B_SIGNED 1'0
27073 parameter \B_WIDTH 5'11110
27074 parameter \Y_WIDTH 5'11110
27076 connect \B \s_rd0_c
27080 assign \q_int$next \q_int
27081 assign \q_int$next $5
27082 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
27085 assign \q_int$next 30'000000000000000000000000000000
27088 update \q_int 30'000000000000000000000000000000
27090 update \q_int \q_int$next
27092 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
27093 wire width 30 \q_rd0_c
27094 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
27096 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
27098 parameter \A_SIGNED 1'0
27099 parameter \A_WIDTH 5'11110
27100 parameter \Y_WIDTH 5'11110
27101 connect \A \r_rd0_c
27104 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
27106 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
27108 parameter \A_SIGNED 1'0
27109 parameter \A_WIDTH 5'11110
27110 parameter \B_SIGNED 1'0
27111 parameter \B_WIDTH 5'11110
27112 parameter \Y_WIDTH 5'11110
27117 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
27119 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
27121 parameter \A_SIGNED 1'0
27122 parameter \A_WIDTH 5'11110
27123 parameter \B_SIGNED 1'0
27124 parameter \B_WIDTH 5'11110
27125 parameter \Y_WIDTH 5'11110
27127 connect \B \s_rd0_c
27131 assign \q_rd0_c 30'000000000000000000000000000000
27132 assign \q_rd0_c $11
27135 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
27136 wire width 30 \qn_rd0_c
27137 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
27139 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
27141 parameter \A_SIGNED 1'0
27142 parameter \A_WIDTH 5'11110
27143 parameter \Y_WIDTH 5'11110
27144 connect \A \q_rd0_c
27148 assign \qn_rd0_c 30'000000000000000000000000000000
27149 assign \qn_rd0_c $13
27152 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
27154 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
27156 parameter \A_SIGNED 1'0
27157 parameter \A_WIDTH 5'11110
27158 parameter \B_SIGNED 1'0
27159 parameter \B_WIDTH 5'11110
27160 parameter \Y_WIDTH 5'11110
27161 connect \A \q_rd0_c
27166 assign \qlq_rd0_c 30'000000000000000000000000000000
27167 assign \qlq_rd0_c $15
27171 attribute \generator "nMigen"
27172 attribute \nmigen.hierarchy "top.dm23.src2_c"
27174 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
27175 wire width 1 input 0 \rst
27176 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
27177 wire width 1 input 1 \clk
27178 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
27179 wire width 30 input 2 \r_rd1_c
27180 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
27181 wire width 30 input 3 \s_rd1_c
27182 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
27183 wire width 30 output 4 \qlq_rd1_c
27184 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
27185 wire width 30 \q_int
27186 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
27187 wire width 30 \q_int$next
27188 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
27190 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
27192 parameter \A_SIGNED 1'0
27193 parameter \A_WIDTH 5'11110
27194 parameter \Y_WIDTH 5'11110
27195 connect \A \r_rd1_c
27198 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
27200 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
27202 parameter \A_SIGNED 1'0
27203 parameter \A_WIDTH 5'11110
27204 parameter \B_SIGNED 1'0
27205 parameter \B_WIDTH 5'11110
27206 parameter \Y_WIDTH 5'11110
27211 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
27213 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
27215 parameter \A_SIGNED 1'0
27216 parameter \A_WIDTH 5'11110
27217 parameter \B_SIGNED 1'0
27218 parameter \B_WIDTH 5'11110
27219 parameter \Y_WIDTH 5'11110
27221 connect \B \s_rd1_c
27225 assign \q_int$next \q_int
27226 assign \q_int$next $5
27227 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
27230 assign \q_int$next 30'000000000000000000000000000000
27233 update \q_int 30'000000000000000000000000000000
27235 update \q_int \q_int$next
27237 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
27238 wire width 30 \q_rd1_c
27239 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
27241 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
27243 parameter \A_SIGNED 1'0
27244 parameter \A_WIDTH 5'11110
27245 parameter \Y_WIDTH 5'11110
27246 connect \A \r_rd1_c
27249 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
27251 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
27253 parameter \A_SIGNED 1'0
27254 parameter \A_WIDTH 5'11110
27255 parameter \B_SIGNED 1'0
27256 parameter \B_WIDTH 5'11110
27257 parameter \Y_WIDTH 5'11110
27262 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
27264 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
27266 parameter \A_SIGNED 1'0
27267 parameter \A_WIDTH 5'11110
27268 parameter \B_SIGNED 1'0
27269 parameter \B_WIDTH 5'11110
27270 parameter \Y_WIDTH 5'11110
27272 connect \B \s_rd1_c
27276 assign \q_rd1_c 30'000000000000000000000000000000
27277 assign \q_rd1_c $11
27280 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
27281 wire width 30 \qn_rd1_c
27282 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
27284 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
27286 parameter \A_SIGNED 1'0
27287 parameter \A_WIDTH 5'11110
27288 parameter \Y_WIDTH 5'11110
27289 connect \A \q_rd1_c
27293 assign \qn_rd1_c 30'000000000000000000000000000000
27294 assign \qn_rd1_c $13
27297 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
27299 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
27301 parameter \A_SIGNED 1'0
27302 parameter \A_WIDTH 5'11110
27303 parameter \B_SIGNED 1'0
27304 parameter \B_WIDTH 5'11110
27305 parameter \Y_WIDTH 5'11110
27306 connect \A \q_rd1_c
27311 assign \qlq_rd1_c 30'000000000000000000000000000000
27312 assign \qlq_rd1_c $15
27316 attribute \generator "nMigen"
27317 attribute \nmigen.hierarchy "top.dm23.src3_c"
27319 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
27320 wire width 1 input 0 \rst
27321 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
27322 wire width 1 input 1 \clk
27323 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
27324 wire width 30 input 2 \r_rd2_c
27325 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
27326 wire width 30 input 3 \s_rd2_c
27327 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
27328 wire width 30 output 4 \qlq_rd2_c
27329 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
27330 wire width 30 \q_int
27331 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
27332 wire width 30 \q_int$next
27333 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
27335 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
27337 parameter \A_SIGNED 1'0
27338 parameter \A_WIDTH 5'11110
27339 parameter \Y_WIDTH 5'11110
27340 connect \A \r_rd2_c
27343 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
27345 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
27347 parameter \A_SIGNED 1'0
27348 parameter \A_WIDTH 5'11110
27349 parameter \B_SIGNED 1'0
27350 parameter \B_WIDTH 5'11110
27351 parameter \Y_WIDTH 5'11110
27356 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
27358 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
27360 parameter \A_SIGNED 1'0
27361 parameter \A_WIDTH 5'11110
27362 parameter \B_SIGNED 1'0
27363 parameter \B_WIDTH 5'11110
27364 parameter \Y_WIDTH 5'11110
27366 connect \B \s_rd2_c
27370 assign \q_int$next \q_int
27371 assign \q_int$next $5
27372 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
27375 assign \q_int$next 30'000000000000000000000000000000
27378 update \q_int 30'000000000000000000000000000000
27380 update \q_int \q_int$next
27382 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
27383 wire width 30 \q_rd2_c
27384 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
27386 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
27388 parameter \A_SIGNED 1'0
27389 parameter \A_WIDTH 5'11110
27390 parameter \Y_WIDTH 5'11110
27391 connect \A \r_rd2_c
27394 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
27396 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
27398 parameter \A_SIGNED 1'0
27399 parameter \A_WIDTH 5'11110
27400 parameter \B_SIGNED 1'0
27401 parameter \B_WIDTH 5'11110
27402 parameter \Y_WIDTH 5'11110
27407 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
27409 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
27411 parameter \A_SIGNED 1'0
27412 parameter \A_WIDTH 5'11110
27413 parameter \B_SIGNED 1'0
27414 parameter \B_WIDTH 5'11110
27415 parameter \Y_WIDTH 5'11110
27417 connect \B \s_rd2_c
27421 assign \q_rd2_c 30'000000000000000000000000000000
27422 assign \q_rd2_c $11
27425 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
27426 wire width 30 \qn_rd2_c
27427 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
27429 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
27431 parameter \A_SIGNED 1'0
27432 parameter \A_WIDTH 5'11110
27433 parameter \Y_WIDTH 5'11110
27434 connect \A \q_rd2_c
27438 assign \qn_rd2_c 30'000000000000000000000000000000
27439 assign \qn_rd2_c $13
27442 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
27444 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
27446 parameter \A_SIGNED 1'0
27447 parameter \A_WIDTH 5'11110
27448 parameter \B_SIGNED 1'0
27449 parameter \B_WIDTH 5'11110
27450 parameter \Y_WIDTH 5'11110
27451 connect \A \q_rd2_c
27456 assign \qlq_rd2_c 30'000000000000000000000000000000
27457 assign \qlq_rd2_c $15
27461 attribute \generator "nMigen"
27462 attribute \nmigen.hierarchy "top.dm23.dst1_c"
27464 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
27465 wire width 1 input 0 \rst
27466 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
27467 wire width 1 input 1 \clk
27468 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
27469 wire width 30 input 2 \r_wr0_c
27470 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
27471 wire width 30 input 3 \s_wr0_c
27472 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
27473 wire width 30 output 4 \qlq_wr0_c
27474 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
27475 wire width 30 \q_int
27476 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
27477 wire width 30 \q_int$next
27478 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
27480 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
27482 parameter \A_SIGNED 1'0
27483 parameter \A_WIDTH 5'11110
27484 parameter \Y_WIDTH 5'11110
27485 connect \A \r_wr0_c
27488 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
27490 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
27492 parameter \A_SIGNED 1'0
27493 parameter \A_WIDTH 5'11110
27494 parameter \B_SIGNED 1'0
27495 parameter \B_WIDTH 5'11110
27496 parameter \Y_WIDTH 5'11110
27501 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
27503 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
27505 parameter \A_SIGNED 1'0
27506 parameter \A_WIDTH 5'11110
27507 parameter \B_SIGNED 1'0
27508 parameter \B_WIDTH 5'11110
27509 parameter \Y_WIDTH 5'11110
27511 connect \B \s_wr0_c
27515 assign \q_int$next \q_int
27516 assign \q_int$next $5
27517 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
27520 assign \q_int$next 30'000000000000000000000000000000
27523 update \q_int 30'000000000000000000000000000000
27525 update \q_int \q_int$next
27527 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
27528 wire width 30 \q_wr0_c
27529 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
27531 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
27533 parameter \A_SIGNED 1'0
27534 parameter \A_WIDTH 5'11110
27535 parameter \Y_WIDTH 5'11110
27536 connect \A \r_wr0_c
27539 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
27541 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
27543 parameter \A_SIGNED 1'0
27544 parameter \A_WIDTH 5'11110
27545 parameter \B_SIGNED 1'0
27546 parameter \B_WIDTH 5'11110
27547 parameter \Y_WIDTH 5'11110
27552 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
27554 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
27556 parameter \A_SIGNED 1'0
27557 parameter \A_WIDTH 5'11110
27558 parameter \B_SIGNED 1'0
27559 parameter \B_WIDTH 5'11110
27560 parameter \Y_WIDTH 5'11110
27562 connect \B \s_wr0_c
27566 assign \q_wr0_c 30'000000000000000000000000000000
27567 assign \q_wr0_c $11
27570 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
27571 wire width 30 \qn_wr0_c
27572 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
27574 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
27576 parameter \A_SIGNED 1'0
27577 parameter \A_WIDTH 5'11110
27578 parameter \Y_WIDTH 5'11110
27579 connect \A \q_wr0_c
27583 assign \qn_wr0_c 30'000000000000000000000000000000
27584 assign \qn_wr0_c $13
27587 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
27589 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
27591 parameter \A_SIGNED 1'0
27592 parameter \A_WIDTH 5'11110
27593 parameter \B_SIGNED 1'0
27594 parameter \B_WIDTH 5'11110
27595 parameter \Y_WIDTH 5'11110
27596 connect \A \q_wr0_c
27601 assign \qlq_wr0_c 30'000000000000000000000000000000
27602 assign \qlq_wr0_c $15
27606 attribute \generator "nMigen"
27607 attribute \nmigen.hierarchy "top.dm23.dst2_c"
27609 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
27610 wire width 1 input 0 \rst
27611 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
27612 wire width 1 input 1 \clk
27613 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
27614 wire width 30 input 2 \r_wr1_c
27615 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
27616 wire width 30 input 3 \s_wr1_c
27617 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
27618 wire width 30 output 4 \qlq_wr1_c
27619 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
27620 wire width 30 \q_int
27621 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
27622 wire width 30 \q_int$next
27623 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
27625 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
27627 parameter \A_SIGNED 1'0
27628 parameter \A_WIDTH 5'11110
27629 parameter \Y_WIDTH 5'11110
27630 connect \A \r_wr1_c
27633 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
27635 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
27637 parameter \A_SIGNED 1'0
27638 parameter \A_WIDTH 5'11110
27639 parameter \B_SIGNED 1'0
27640 parameter \B_WIDTH 5'11110
27641 parameter \Y_WIDTH 5'11110
27646 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
27648 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
27650 parameter \A_SIGNED 1'0
27651 parameter \A_WIDTH 5'11110
27652 parameter \B_SIGNED 1'0
27653 parameter \B_WIDTH 5'11110
27654 parameter \Y_WIDTH 5'11110
27656 connect \B \s_wr1_c
27660 assign \q_int$next \q_int
27661 assign \q_int$next $5
27662 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
27665 assign \q_int$next 30'000000000000000000000000000000
27668 update \q_int 30'000000000000000000000000000000
27670 update \q_int \q_int$next
27672 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
27673 wire width 30 \q_wr1_c
27674 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
27676 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
27678 parameter \A_SIGNED 1'0
27679 parameter \A_WIDTH 5'11110
27680 parameter \Y_WIDTH 5'11110
27681 connect \A \r_wr1_c
27684 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
27686 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
27688 parameter \A_SIGNED 1'0
27689 parameter \A_WIDTH 5'11110
27690 parameter \B_SIGNED 1'0
27691 parameter \B_WIDTH 5'11110
27692 parameter \Y_WIDTH 5'11110
27697 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
27699 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
27701 parameter \A_SIGNED 1'0
27702 parameter \A_WIDTH 5'11110
27703 parameter \B_SIGNED 1'0
27704 parameter \B_WIDTH 5'11110
27705 parameter \Y_WIDTH 5'11110
27707 connect \B \s_wr1_c
27711 assign \q_wr1_c 30'000000000000000000000000000000
27712 assign \q_wr1_c $11
27715 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
27716 wire width 30 \qn_wr1_c
27717 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
27719 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
27721 parameter \A_SIGNED 1'0
27722 parameter \A_WIDTH 5'11110
27723 parameter \Y_WIDTH 5'11110
27724 connect \A \q_wr1_c
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27729 assign \qn_wr1_c $13
27732 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
27734 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
27736 parameter \A_SIGNED 1'0
27737 parameter \A_WIDTH 5'11110
27738 parameter \B_SIGNED 1'0
27739 parameter \B_WIDTH 5'11110
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27741 connect \A \q_wr1_c
27746 assign \qlq_wr1_c 30'000000000000000000000000000000
27747 assign \qlq_wr1_c $15
27751 attribute \generator "nMigen"
27752 attribute \nmigen.hierarchy "top.dm23"
27754 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:39"
27755 wire width 30 output 0 \rd_wait_o
27756 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
27757 wire width 30 output 1 \wr_wait_o
27758 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
27759 wire width 30 input 2 \issue_i
27760 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
27761 wire width 30 input 3 \go_die_i
27762 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
27763 wire width 30 input 4 \gord1_i
27764 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
27765 wire width 30 input 5 \gord2_i
27766 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
27767 wire width 30 input 6 \gord3_i
27768 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
27769 wire width 30 input 7 \gowr1_i
27770 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
27771 wire width 30 input 8 \gowr2_i
27772 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:19"
27773 wire width 30 input 9 \rd_pend_i
27774 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:20"
27775 wire width 30 input 10 \wr_pend_i
27776 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
27777 wire width 1 input 11 \rst
27778 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
27779 wire width 1 input 12 \clk
27780 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
27781 wire width 30 \src1_c_r_rd0_c
27782 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
27783 wire width 30 \src1_c_s_rd0_c
27784 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
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27791 connect \qlq_rd0_c \src1_c_qlq_rd0_c
27793 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
27794 wire width 30 \src2_c_r_rd1_c
27795 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
27796 wire width 30 \src2_c_s_rd1_c
27797 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
27798 wire width 30 \src2_c_qlq_rd1_c
27799 cell \src2_c$112 \src2_c
27802 connect \r_rd1_c \src2_c_r_rd1_c
27803 connect \s_rd1_c \src2_c_s_rd1_c
27804 connect \qlq_rd1_c \src2_c_qlq_rd1_c
27806 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
27807 wire width 30 \src3_c_r_rd2_c
27808 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
27809 wire width 30 \src3_c_s_rd2_c
27810 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
27811 wire width 30 \src3_c_qlq_rd2_c
27812 cell \src3_c$113 \src3_c
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27816 connect \s_rd2_c \src3_c_s_rd2_c
27817 connect \qlq_rd2_c \src3_c_qlq_rd2_c
27819 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
27820 wire width 30 \dst1_c_r_wr0_c
27821 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
27822 wire width 30 \dst1_c_s_wr0_c
27823 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
27824 wire width 30 \dst1_c_qlq_wr0_c
27825 cell \dst1_c$114 \dst1_c
27828 connect \r_wr0_c \dst1_c_r_wr0_c
27829 connect \s_wr0_c \dst1_c_s_wr0_c
27830 connect \qlq_wr0_c \dst1_c_qlq_wr0_c
27832 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
27833 wire width 30 \dst2_c_r_wr1_c
27834 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
27835 wire width 30 \dst2_c_s_wr1_c
27836 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
27837 wire width 30 \dst2_c_qlq_wr1_c
27838 cell \dst2_c$115 \dst2_c
27841 connect \r_wr1_c \dst2_c_r_wr1_c
27842 connect \s_wr1_c \dst2_c_s_wr1_c
27843 connect \qlq_wr1_c \dst2_c_qlq_wr1_c
27845 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
27847 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
27849 parameter \A_SIGNED 1'0
27850 parameter \A_WIDTH 5'11110
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27855 connect \B \go_die_i
27859 assign \dst1_c_r_wr0_c 30'111111111111111111111111111111
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27863 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
27865 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
27867 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
27869 parameter \A_SIGNED 1'0
27870 parameter \A_WIDTH 5'11110
27871 parameter \B_SIGNED 1'0
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27875 connect \B \wr_pend_i
27878 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
27880 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
27882 parameter \A_SIGNED 1'1
27883 parameter \A_WIDTH 5'11110
27884 parameter \B_SIGNED 1'1
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27888 connect \B 30'111111011111111111111111111111
27893 assign \dst1_c_s_wr0_c 30'000000000000000000000000000000
27894 assign \dst1_c_s_wr0_c $3 [29:0]
27897 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
27899 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
27901 parameter \A_SIGNED 1'0
27902 parameter \A_WIDTH 5'11110
27903 parameter \B_SIGNED 1'0
27904 parameter \B_WIDTH 5'11110
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27906 connect \A \gowr2_i
27907 connect \B \go_die_i
27911 assign \dst2_c_r_wr1_c 30'111111111111111111111111111111
27912 assign \dst2_c_r_wr1_c $8
27915 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
27917 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
27919 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
27921 parameter \A_SIGNED 1'0
27922 parameter \A_WIDTH 5'11110
27923 parameter \B_SIGNED 1'0
27924 parameter \B_WIDTH 5'11110
27925 parameter \Y_WIDTH 5'11110
27926 connect \A \issue_i
27927 connect \B \wr_pend_i
27930 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
27932 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
27934 parameter \A_SIGNED 1'1
27935 parameter \A_WIDTH 5'11110
27936 parameter \B_SIGNED 1'1
27937 parameter \B_WIDTH 5'11110
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27940 connect \B 30'111111011111111111111111111111
27945 assign \dst2_c_s_wr1_c 30'000000000000000000000000000000
27946 assign \dst2_c_s_wr1_c $10 [29:0]
27949 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
27951 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
27953 parameter \A_SIGNED 1'0
27954 parameter \A_WIDTH 5'11110
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27956 parameter \B_WIDTH 5'11110
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27959 connect \B \go_die_i
27963 assign \src1_c_r_rd0_c 30'111111111111111111111111111111
27964 assign \src1_c_r_rd0_c $15
27967 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
27969 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
27971 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
27973 parameter \A_SIGNED 1'0
27974 parameter \A_WIDTH 5'11110
27975 parameter \B_SIGNED 1'0
27976 parameter \B_WIDTH 5'11110
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27978 connect \A \issue_i
27979 connect \B \rd_pend_i
27982 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
27984 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
27986 parameter \A_SIGNED 1'1
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27988 parameter \B_SIGNED 1'1
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27992 connect \B 30'111111011111111111111111111111
27997 assign \src1_c_s_rd0_c 30'000000000000000000000000000000
27998 assign \src1_c_s_rd0_c $17 [29:0]
28001 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
28003 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
28005 parameter \A_SIGNED 1'0
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28015 assign \src2_c_r_rd1_c 30'111111111111111111111111111111
28016 assign \src2_c_r_rd1_c $22
28019 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
28021 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
28023 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
28025 parameter \A_SIGNED 1'0
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28034 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
28036 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
28038 parameter \A_SIGNED 1'1
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28040 parameter \B_SIGNED 1'1
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28049 assign \src2_c_s_rd1_c 30'000000000000000000000000000000
28050 assign \src2_c_s_rd1_c $24 [29:0]
28053 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
28055 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
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28067 assign \src3_c_r_rd2_c 30'111111111111111111111111111111
28068 assign \src3_c_r_rd2_c $29
28071 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
28073 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
28075 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
28077 parameter \A_SIGNED 1'0
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28079 parameter \B_SIGNED 1'0
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28083 connect \B \rd_pend_i
28086 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
28088 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
28090 parameter \A_SIGNED 1'1
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28101 assign \src3_c_s_rd2_c 30'000000000000000000000000000000
28102 assign \src3_c_s_rd2_c $31 [29:0]
28105 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
28107 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
28109 parameter \A_SIGNED 1'0
28110 parameter \A_WIDTH 5'11110
28111 parameter \B_SIGNED 1'0
28112 parameter \B_WIDTH 5'11110
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28114 connect \A \src1_c_qlq_rd0_c
28115 connect \B \src2_c_qlq_rd1_c
28118 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
28120 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
28122 parameter \A_SIGNED 1'0
28123 parameter \A_WIDTH 5'11110
28124 parameter \B_SIGNED 1'0
28125 parameter \B_WIDTH 5'11110
28126 parameter \Y_WIDTH 5'11110
28128 connect \B \src3_c_qlq_rd2_c
28131 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
28133 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
28135 parameter \A_SIGNED 1'0
28136 parameter \A_WIDTH 5'11110
28137 parameter \Y_WIDTH 5'11110
28138 connect \A \issue_i
28141 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
28143 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
28145 parameter \A_SIGNED 1'0
28146 parameter \A_WIDTH 5'11110
28147 parameter \B_SIGNED 1'0
28148 parameter \B_WIDTH 5'11110
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28155 assign \rd_wait_o 30'000000000000000000000000000000
28156 assign \rd_wait_o $42
28159 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
28161 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
28163 parameter \A_SIGNED 1'0
28164 parameter \A_WIDTH 5'11110
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28166 parameter \B_WIDTH 5'11110
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28168 connect \A \dst1_c_qlq_wr0_c
28169 connect \B \dst2_c_qlq_wr1_c
28172 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
28174 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
28176 parameter \A_SIGNED 1'0
28177 parameter \A_WIDTH 5'11110
28178 parameter \Y_WIDTH 5'11110
28179 connect \A \issue_i
28182 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
28184 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
28186 parameter \A_SIGNED 1'0
28187 parameter \A_WIDTH 5'11110
28188 parameter \B_SIGNED 1'0
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28197 assign \wr_wait_o $48
28201 attribute \generator "nMigen"
28202 attribute \nmigen.hierarchy "top.dm24.src1_c"
28204 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
28205 wire width 1 input 0 \rst
28206 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
28207 wire width 1 input 1 \clk
28208 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
28209 wire width 30 input 2 \r_rd0_c
28210 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
28211 wire width 30 input 3 \s_rd0_c
28212 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
28213 wire width 30 output 4 \qlq_rd0_c
28214 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
28215 wire width 30 \q_int
28216 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
28217 wire width 30 \q_int$next
28218 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
28220 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
28222 parameter \A_SIGNED 1'0
28223 parameter \A_WIDTH 5'11110
28224 parameter \Y_WIDTH 5'11110
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28228 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
28230 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
28232 parameter \A_SIGNED 1'0
28233 parameter \A_WIDTH 5'11110
28234 parameter \B_SIGNED 1'0
28235 parameter \B_WIDTH 5'11110
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28241 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
28243 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
28245 parameter \A_SIGNED 1'0
28246 parameter \A_WIDTH 5'11110
28247 parameter \B_SIGNED 1'0
28248 parameter \B_WIDTH 5'11110
28249 parameter \Y_WIDTH 5'11110
28251 connect \B \s_rd0_c
28255 assign \q_int$next \q_int
28256 assign \q_int$next $5
28257 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
28260 assign \q_int$next 30'000000000000000000000000000000
28263 update \q_int 30'000000000000000000000000000000
28265 update \q_int \q_int$next
28267 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
28268 wire width 30 \q_rd0_c
28269 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
28271 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
28273 parameter \A_SIGNED 1'0
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28279 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
28281 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
28283 parameter \A_SIGNED 1'0
28284 parameter \A_WIDTH 5'11110
28285 parameter \B_SIGNED 1'0
28286 parameter \B_WIDTH 5'11110
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28292 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
28294 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
28296 parameter \A_SIGNED 1'0
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28298 parameter \B_SIGNED 1'0
28299 parameter \B_WIDTH 5'11110
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28302 connect \B \s_rd0_c
28306 assign \q_rd0_c 30'000000000000000000000000000000
28307 assign \q_rd0_c $11
28310 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
28311 wire width 30 \qn_rd0_c
28312 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
28314 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
28316 parameter \A_SIGNED 1'0
28317 parameter \A_WIDTH 5'11110
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28319 connect \A \q_rd0_c
28323 assign \qn_rd0_c 30'000000000000000000000000000000
28324 assign \qn_rd0_c $13
28327 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
28329 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
28331 parameter \A_SIGNED 1'0
28332 parameter \A_WIDTH 5'11110
28333 parameter \B_SIGNED 1'0
28334 parameter \B_WIDTH 5'11110
28335 parameter \Y_WIDTH 5'11110
28336 connect \A \q_rd0_c
28341 assign \qlq_rd0_c 30'000000000000000000000000000000
28342 assign \qlq_rd0_c $15
28346 attribute \generator "nMigen"
28347 attribute \nmigen.hierarchy "top.dm24.src2_c"
28349 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
28350 wire width 1 input 0 \rst
28351 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
28352 wire width 1 input 1 \clk
28353 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
28354 wire width 30 input 2 \r_rd1_c
28355 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
28356 wire width 30 input 3 \s_rd1_c
28357 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
28358 wire width 30 output 4 \qlq_rd1_c
28359 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
28360 wire width 30 \q_int
28361 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
28362 wire width 30 \q_int$next
28363 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
28365 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
28367 parameter \A_SIGNED 1'0
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28373 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
28375 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
28377 parameter \A_SIGNED 1'0
28378 parameter \A_WIDTH 5'11110
28379 parameter \B_SIGNED 1'0
28380 parameter \B_WIDTH 5'11110
28381 parameter \Y_WIDTH 5'11110
28386 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
28388 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
28390 parameter \A_SIGNED 1'0
28391 parameter \A_WIDTH 5'11110
28392 parameter \B_SIGNED 1'0
28393 parameter \B_WIDTH 5'11110
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28396 connect \B \s_rd1_c
28400 assign \q_int$next \q_int
28401 assign \q_int$next $5
28402 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
28405 assign \q_int$next 30'000000000000000000000000000000
28408 update \q_int 30'000000000000000000000000000000
28410 update \q_int \q_int$next
28412 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
28413 wire width 30 \q_rd1_c
28414 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
28416 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
28418 parameter \A_SIGNED 1'0
28419 parameter \A_WIDTH 5'11110
28420 parameter \Y_WIDTH 5'11110
28421 connect \A \r_rd1_c
28424 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
28426 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
28428 parameter \A_SIGNED 1'0
28429 parameter \A_WIDTH 5'11110
28430 parameter \B_SIGNED 1'0
28431 parameter \B_WIDTH 5'11110
28432 parameter \Y_WIDTH 5'11110
28437 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
28439 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
28441 parameter \A_SIGNED 1'0
28442 parameter \A_WIDTH 5'11110
28443 parameter \B_SIGNED 1'0
28444 parameter \B_WIDTH 5'11110
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28447 connect \B \s_rd1_c
28451 assign \q_rd1_c 30'000000000000000000000000000000
28452 assign \q_rd1_c $11
28455 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
28456 wire width 30 \qn_rd1_c
28457 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
28459 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
28461 parameter \A_SIGNED 1'0
28462 parameter \A_WIDTH 5'11110
28463 parameter \Y_WIDTH 5'11110
28464 connect \A \q_rd1_c
28468 assign \qn_rd1_c 30'000000000000000000000000000000
28469 assign \qn_rd1_c $13
28472 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
28474 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
28476 parameter \A_SIGNED 1'0
28477 parameter \A_WIDTH 5'11110
28478 parameter \B_SIGNED 1'0
28479 parameter \B_WIDTH 5'11110
28480 parameter \Y_WIDTH 5'11110
28481 connect \A \q_rd1_c
28486 assign \qlq_rd1_c 30'000000000000000000000000000000
28487 assign \qlq_rd1_c $15
28491 attribute \generator "nMigen"
28492 attribute \nmigen.hierarchy "top.dm24.src3_c"
28494 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
28495 wire width 1 input 0 \rst
28496 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
28497 wire width 1 input 1 \clk
28498 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
28499 wire width 30 input 2 \r_rd2_c
28500 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
28501 wire width 30 input 3 \s_rd2_c
28502 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
28503 wire width 30 output 4 \qlq_rd2_c
28504 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
28505 wire width 30 \q_int
28506 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
28507 wire width 30 \q_int$next
28508 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
28510 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
28512 parameter \A_SIGNED 1'0
28513 parameter \A_WIDTH 5'11110
28514 parameter \Y_WIDTH 5'11110
28515 connect \A \r_rd2_c
28518 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
28520 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
28522 parameter \A_SIGNED 1'0
28523 parameter \A_WIDTH 5'11110
28524 parameter \B_SIGNED 1'0
28525 parameter \B_WIDTH 5'11110
28526 parameter \Y_WIDTH 5'11110
28531 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
28533 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
28535 parameter \A_SIGNED 1'0
28536 parameter \A_WIDTH 5'11110
28537 parameter \B_SIGNED 1'0
28538 parameter \B_WIDTH 5'11110
28539 parameter \Y_WIDTH 5'11110
28541 connect \B \s_rd2_c
28545 assign \q_int$next \q_int
28546 assign \q_int$next $5
28547 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
28550 assign \q_int$next 30'000000000000000000000000000000
28553 update \q_int 30'000000000000000000000000000000
28555 update \q_int \q_int$next
28557 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
28558 wire width 30 \q_rd2_c
28559 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
28561 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
28563 parameter \A_SIGNED 1'0
28564 parameter \A_WIDTH 5'11110
28565 parameter \Y_WIDTH 5'11110
28566 connect \A \r_rd2_c
28569 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
28571 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
28573 parameter \A_SIGNED 1'0
28574 parameter \A_WIDTH 5'11110
28575 parameter \B_SIGNED 1'0
28576 parameter \B_WIDTH 5'11110
28577 parameter \Y_WIDTH 5'11110
28582 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
28584 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
28586 parameter \A_SIGNED 1'0
28587 parameter \A_WIDTH 5'11110
28588 parameter \B_SIGNED 1'0
28589 parameter \B_WIDTH 5'11110
28590 parameter \Y_WIDTH 5'11110
28592 connect \B \s_rd2_c
28596 assign \q_rd2_c 30'000000000000000000000000000000
28597 assign \q_rd2_c $11
28600 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
28601 wire width 30 \qn_rd2_c
28602 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
28604 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
28606 parameter \A_SIGNED 1'0
28607 parameter \A_WIDTH 5'11110
28608 parameter \Y_WIDTH 5'11110
28609 connect \A \q_rd2_c
28613 assign \qn_rd2_c 30'000000000000000000000000000000
28614 assign \qn_rd2_c $13
28617 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
28619 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
28621 parameter \A_SIGNED 1'0
28622 parameter \A_WIDTH 5'11110
28623 parameter \B_SIGNED 1'0
28624 parameter \B_WIDTH 5'11110
28625 parameter \Y_WIDTH 5'11110
28626 connect \A \q_rd2_c
28631 assign \qlq_rd2_c 30'000000000000000000000000000000
28632 assign \qlq_rd2_c $15
28636 attribute \generator "nMigen"
28637 attribute \nmigen.hierarchy "top.dm24.dst1_c"
28639 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
28640 wire width 1 input 0 \rst
28641 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
28642 wire width 1 input 1 \clk
28643 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
28644 wire width 30 input 2 \r_wr0_c
28645 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
28646 wire width 30 input 3 \s_wr0_c
28647 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
28648 wire width 30 output 4 \qlq_wr0_c
28649 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
28650 wire width 30 \q_int
28651 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
28652 wire width 30 \q_int$next
28653 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
28655 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
28657 parameter \A_SIGNED 1'0
28658 parameter \A_WIDTH 5'11110
28659 parameter \Y_WIDTH 5'11110
28660 connect \A \r_wr0_c
28663 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
28665 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
28667 parameter \A_SIGNED 1'0
28668 parameter \A_WIDTH 5'11110
28669 parameter \B_SIGNED 1'0
28670 parameter \B_WIDTH 5'11110
28671 parameter \Y_WIDTH 5'11110
28676 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
28678 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
28680 parameter \A_SIGNED 1'0
28681 parameter \A_WIDTH 5'11110
28682 parameter \B_SIGNED 1'0
28683 parameter \B_WIDTH 5'11110
28684 parameter \Y_WIDTH 5'11110
28686 connect \B \s_wr0_c
28690 assign \q_int$next \q_int
28691 assign \q_int$next $5
28692 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
28695 assign \q_int$next 30'000000000000000000000000000000
28698 update \q_int 30'000000000000000000000000000000
28700 update \q_int \q_int$next
28702 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
28703 wire width 30 \q_wr0_c
28704 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
28706 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
28708 parameter \A_SIGNED 1'0
28709 parameter \A_WIDTH 5'11110
28710 parameter \Y_WIDTH 5'11110
28711 connect \A \r_wr0_c
28714 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
28716 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
28718 parameter \A_SIGNED 1'0
28719 parameter \A_WIDTH 5'11110
28720 parameter \B_SIGNED 1'0
28721 parameter \B_WIDTH 5'11110
28722 parameter \Y_WIDTH 5'11110
28727 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
28729 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
28731 parameter \A_SIGNED 1'0
28732 parameter \A_WIDTH 5'11110
28733 parameter \B_SIGNED 1'0
28734 parameter \B_WIDTH 5'11110
28735 parameter \Y_WIDTH 5'11110
28737 connect \B \s_wr0_c
28741 assign \q_wr0_c 30'000000000000000000000000000000
28742 assign \q_wr0_c $11
28745 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
28746 wire width 30 \qn_wr0_c
28747 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
28749 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
28751 parameter \A_SIGNED 1'0
28752 parameter \A_WIDTH 5'11110
28753 parameter \Y_WIDTH 5'11110
28754 connect \A \q_wr0_c
28758 assign \qn_wr0_c 30'000000000000000000000000000000
28759 assign \qn_wr0_c $13
28762 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
28764 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
28766 parameter \A_SIGNED 1'0
28767 parameter \A_WIDTH 5'11110
28768 parameter \B_SIGNED 1'0
28769 parameter \B_WIDTH 5'11110
28770 parameter \Y_WIDTH 5'11110
28771 connect \A \q_wr0_c
28776 assign \qlq_wr0_c 30'000000000000000000000000000000
28777 assign \qlq_wr0_c $15
28781 attribute \generator "nMigen"
28782 attribute \nmigen.hierarchy "top.dm24.dst2_c"
28784 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
28785 wire width 1 input 0 \rst
28786 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
28787 wire width 1 input 1 \clk
28788 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
28789 wire width 30 input 2 \r_wr1_c
28790 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
28791 wire width 30 input 3 \s_wr1_c
28792 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
28793 wire width 30 output 4 \qlq_wr1_c
28794 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
28795 wire width 30 \q_int
28796 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
28797 wire width 30 \q_int$next
28798 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
28800 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
28802 parameter \A_SIGNED 1'0
28803 parameter \A_WIDTH 5'11110
28804 parameter \Y_WIDTH 5'11110
28805 connect \A \r_wr1_c
28808 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
28810 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
28812 parameter \A_SIGNED 1'0
28813 parameter \A_WIDTH 5'11110
28814 parameter \B_SIGNED 1'0
28815 parameter \B_WIDTH 5'11110
28816 parameter \Y_WIDTH 5'11110
28821 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
28823 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
28825 parameter \A_SIGNED 1'0
28826 parameter \A_WIDTH 5'11110
28827 parameter \B_SIGNED 1'0
28828 parameter \B_WIDTH 5'11110
28829 parameter \Y_WIDTH 5'11110
28831 connect \B \s_wr1_c
28835 assign \q_int$next \q_int
28836 assign \q_int$next $5
28837 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
28840 assign \q_int$next 30'000000000000000000000000000000
28843 update \q_int 30'000000000000000000000000000000
28845 update \q_int \q_int$next
28847 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
28848 wire width 30 \q_wr1_c
28849 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
28851 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
28853 parameter \A_SIGNED 1'0
28854 parameter \A_WIDTH 5'11110
28855 parameter \Y_WIDTH 5'11110
28856 connect \A \r_wr1_c
28859 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
28861 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
28863 parameter \A_SIGNED 1'0
28864 parameter \A_WIDTH 5'11110
28865 parameter \B_SIGNED 1'0
28866 parameter \B_WIDTH 5'11110
28867 parameter \Y_WIDTH 5'11110
28872 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
28874 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
28876 parameter \A_SIGNED 1'0
28877 parameter \A_WIDTH 5'11110
28878 parameter \B_SIGNED 1'0
28879 parameter \B_WIDTH 5'11110
28880 parameter \Y_WIDTH 5'11110
28882 connect \B \s_wr1_c
28886 assign \q_wr1_c 30'000000000000000000000000000000
28887 assign \q_wr1_c $11
28890 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
28891 wire width 30 \qn_wr1_c
28892 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
28894 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
28896 parameter \A_SIGNED 1'0
28897 parameter \A_WIDTH 5'11110
28898 parameter \Y_WIDTH 5'11110
28899 connect \A \q_wr1_c
28903 assign \qn_wr1_c 30'000000000000000000000000000000
28904 assign \qn_wr1_c $13
28907 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
28909 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
28911 parameter \A_SIGNED 1'0
28912 parameter \A_WIDTH 5'11110
28913 parameter \B_SIGNED 1'0
28914 parameter \B_WIDTH 5'11110
28915 parameter \Y_WIDTH 5'11110
28916 connect \A \q_wr1_c
28921 assign \qlq_wr1_c 30'000000000000000000000000000000
28922 assign \qlq_wr1_c $15
28926 attribute \generator "nMigen"
28927 attribute \nmigen.hierarchy "top.dm24"
28929 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:39"
28930 wire width 30 output 0 \rd_wait_o
28931 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
28932 wire width 30 output 1 \wr_wait_o
28933 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
28934 wire width 30 input 2 \issue_i
28935 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
28936 wire width 30 input 3 \go_die_i
28937 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
28938 wire width 30 input 4 \gord1_i
28939 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
28940 wire width 30 input 5 \gord2_i
28941 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
28942 wire width 30 input 6 \gord3_i
28943 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
28944 wire width 30 input 7 \gowr1_i
28945 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
28946 wire width 30 input 8 \gowr2_i
28947 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:19"
28948 wire width 30 input 9 \rd_pend_i
28949 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:20"
28950 wire width 30 input 10 \wr_pend_i
28951 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
28952 wire width 1 input 11 \rst
28953 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
28954 wire width 1 input 12 \clk
28955 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
28956 wire width 30 \src1_c_r_rd0_c
28957 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
28958 wire width 30 \src1_c_s_rd0_c
28959 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
28960 wire width 30 \src1_c_qlq_rd0_c
28961 cell \src1_c$116 \src1_c
28964 connect \r_rd0_c \src1_c_r_rd0_c
28965 connect \s_rd0_c \src1_c_s_rd0_c
28966 connect \qlq_rd0_c \src1_c_qlq_rd0_c
28968 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
28969 wire width 30 \src2_c_r_rd1_c
28970 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
28971 wire width 30 \src2_c_s_rd1_c
28972 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
28973 wire width 30 \src2_c_qlq_rd1_c
28974 cell \src2_c$117 \src2_c
28977 connect \r_rd1_c \src2_c_r_rd1_c
28978 connect \s_rd1_c \src2_c_s_rd1_c
28979 connect \qlq_rd1_c \src2_c_qlq_rd1_c
28981 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
28982 wire width 30 \src3_c_r_rd2_c
28983 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
28984 wire width 30 \src3_c_s_rd2_c
28985 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
28986 wire width 30 \src3_c_qlq_rd2_c
28987 cell \src3_c$118 \src3_c
28990 connect \r_rd2_c \src3_c_r_rd2_c
28991 connect \s_rd2_c \src3_c_s_rd2_c
28992 connect \qlq_rd2_c \src3_c_qlq_rd2_c
28994 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
28995 wire width 30 \dst1_c_r_wr0_c
28996 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
28997 wire width 30 \dst1_c_s_wr0_c
28998 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
28999 wire width 30 \dst1_c_qlq_wr0_c
29000 cell \dst1_c$119 \dst1_c
29003 connect \r_wr0_c \dst1_c_r_wr0_c
29004 connect \s_wr0_c \dst1_c_s_wr0_c
29005 connect \qlq_wr0_c \dst1_c_qlq_wr0_c
29007 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
29008 wire width 30 \dst2_c_r_wr1_c
29009 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
29010 wire width 30 \dst2_c_s_wr1_c
29011 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
29012 wire width 30 \dst2_c_qlq_wr1_c
29013 cell \dst2_c$120 \dst2_c
29016 connect \r_wr1_c \dst2_c_r_wr1_c
29017 connect \s_wr1_c \dst2_c_s_wr1_c
29018 connect \qlq_wr1_c \dst2_c_qlq_wr1_c
29020 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
29022 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
29024 parameter \A_SIGNED 1'0
29025 parameter \A_WIDTH 5'11110
29026 parameter \B_SIGNED 1'0
29027 parameter \B_WIDTH 5'11110
29028 parameter \Y_WIDTH 5'11110
29029 connect \A \gowr1_i
29030 connect \B \go_die_i
29034 assign \dst1_c_r_wr0_c 30'111111111111111111111111111111
29035 assign \dst1_c_r_wr0_c $1
29038 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
29040 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
29042 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
29044 parameter \A_SIGNED 1'0
29045 parameter \A_WIDTH 5'11110
29046 parameter \B_SIGNED 1'0
29047 parameter \B_WIDTH 5'11110
29048 parameter \Y_WIDTH 5'11110
29049 connect \A \issue_i
29050 connect \B \wr_pend_i
29053 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
29055 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
29057 parameter \A_SIGNED 1'1
29058 parameter \A_WIDTH 5'11110
29059 parameter \B_SIGNED 1'1
29060 parameter \B_WIDTH 5'11110
29061 parameter \Y_WIDTH 5'11111
29063 connect \B 30'111110111111111111111111111111
29068 assign \dst1_c_s_wr0_c 30'000000000000000000000000000000
29069 assign \dst1_c_s_wr0_c $3 [29:0]
29072 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
29074 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
29076 parameter \A_SIGNED 1'0
29077 parameter \A_WIDTH 5'11110
29078 parameter \B_SIGNED 1'0
29079 parameter \B_WIDTH 5'11110
29080 parameter \Y_WIDTH 5'11110
29081 connect \A \gowr2_i
29082 connect \B \go_die_i
29086 assign \dst2_c_r_wr1_c 30'111111111111111111111111111111
29087 assign \dst2_c_r_wr1_c $8
29090 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
29092 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
29094 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
29096 parameter \A_SIGNED 1'0
29097 parameter \A_WIDTH 5'11110
29098 parameter \B_SIGNED 1'0
29099 parameter \B_WIDTH 5'11110
29100 parameter \Y_WIDTH 5'11110
29101 connect \A \issue_i
29102 connect \B \wr_pend_i
29105 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
29107 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
29109 parameter \A_SIGNED 1'1
29110 parameter \A_WIDTH 5'11110
29111 parameter \B_SIGNED 1'1
29112 parameter \B_WIDTH 5'11110
29113 parameter \Y_WIDTH 5'11111
29115 connect \B 30'111110111111111111111111111111
29120 assign \dst2_c_s_wr1_c 30'000000000000000000000000000000
29121 assign \dst2_c_s_wr1_c $10 [29:0]
29124 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
29126 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
29128 parameter \A_SIGNED 1'0
29129 parameter \A_WIDTH 5'11110
29130 parameter \B_SIGNED 1'0
29131 parameter \B_WIDTH 5'11110
29132 parameter \Y_WIDTH 5'11110
29133 connect \A \gord1_i
29134 connect \B \go_die_i
29138 assign \src1_c_r_rd0_c 30'111111111111111111111111111111
29139 assign \src1_c_r_rd0_c $15
29142 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
29144 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
29146 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
29148 parameter \A_SIGNED 1'0
29149 parameter \A_WIDTH 5'11110
29150 parameter \B_SIGNED 1'0
29151 parameter \B_WIDTH 5'11110
29152 parameter \Y_WIDTH 5'11110
29153 connect \A \issue_i
29154 connect \B \rd_pend_i
29157 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
29159 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
29161 parameter \A_SIGNED 1'1
29162 parameter \A_WIDTH 5'11110
29163 parameter \B_SIGNED 1'1
29164 parameter \B_WIDTH 5'11110
29165 parameter \Y_WIDTH 5'11111
29167 connect \B 30'111110111111111111111111111111
29172 assign \src1_c_s_rd0_c 30'000000000000000000000000000000
29173 assign \src1_c_s_rd0_c $17 [29:0]
29176 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
29178 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
29180 parameter \A_SIGNED 1'0
29181 parameter \A_WIDTH 5'11110
29182 parameter \B_SIGNED 1'0
29183 parameter \B_WIDTH 5'11110
29184 parameter \Y_WIDTH 5'11110
29185 connect \A \gord2_i
29186 connect \B \go_die_i
29190 assign \src2_c_r_rd1_c 30'111111111111111111111111111111
29191 assign \src2_c_r_rd1_c $22
29194 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
29196 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
29198 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
29200 parameter \A_SIGNED 1'0
29201 parameter \A_WIDTH 5'11110
29202 parameter \B_SIGNED 1'0
29203 parameter \B_WIDTH 5'11110
29204 parameter \Y_WIDTH 5'11110
29205 connect \A \issue_i
29206 connect \B \rd_pend_i
29209 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
29211 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
29213 parameter \A_SIGNED 1'1
29214 parameter \A_WIDTH 5'11110
29215 parameter \B_SIGNED 1'1
29216 parameter \B_WIDTH 5'11110
29217 parameter \Y_WIDTH 5'11111
29219 connect \B 30'111110111111111111111111111111
29224 assign \src2_c_s_rd1_c 30'000000000000000000000000000000
29225 assign \src2_c_s_rd1_c $24 [29:0]
29228 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
29230 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
29232 parameter \A_SIGNED 1'0
29233 parameter \A_WIDTH 5'11110
29234 parameter \B_SIGNED 1'0
29235 parameter \B_WIDTH 5'11110
29236 parameter \Y_WIDTH 5'11110
29237 connect \A \gord3_i
29238 connect \B \go_die_i
29242 assign \src3_c_r_rd2_c 30'111111111111111111111111111111
29243 assign \src3_c_r_rd2_c $29
29246 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
29248 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
29250 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
29252 parameter \A_SIGNED 1'0
29253 parameter \A_WIDTH 5'11110
29254 parameter \B_SIGNED 1'0
29255 parameter \B_WIDTH 5'11110
29256 parameter \Y_WIDTH 5'11110
29257 connect \A \issue_i
29258 connect \B \rd_pend_i
29261 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
29263 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
29265 parameter \A_SIGNED 1'1
29266 parameter \A_WIDTH 5'11110
29267 parameter \B_SIGNED 1'1
29268 parameter \B_WIDTH 5'11110
29269 parameter \Y_WIDTH 5'11111
29271 connect \B 30'111110111111111111111111111111
29276 assign \src3_c_s_rd2_c 30'000000000000000000000000000000
29277 assign \src3_c_s_rd2_c $31 [29:0]
29280 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
29282 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
29284 parameter \A_SIGNED 1'0
29285 parameter \A_WIDTH 5'11110
29286 parameter \B_SIGNED 1'0
29287 parameter \B_WIDTH 5'11110
29288 parameter \Y_WIDTH 5'11110
29289 connect \A \src1_c_qlq_rd0_c
29290 connect \B \src2_c_qlq_rd1_c
29293 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
29295 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
29297 parameter \A_SIGNED 1'0
29298 parameter \A_WIDTH 5'11110
29299 parameter \B_SIGNED 1'0
29300 parameter \B_WIDTH 5'11110
29301 parameter \Y_WIDTH 5'11110
29303 connect \B \src3_c_qlq_rd2_c
29306 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
29308 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
29310 parameter \A_SIGNED 1'0
29311 parameter \A_WIDTH 5'11110
29312 parameter \Y_WIDTH 5'11110
29313 connect \A \issue_i
29316 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
29318 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
29320 parameter \A_SIGNED 1'0
29321 parameter \A_WIDTH 5'11110
29322 parameter \B_SIGNED 1'0
29323 parameter \B_WIDTH 5'11110
29324 parameter \Y_WIDTH 5'11110
29330 assign \rd_wait_o 30'000000000000000000000000000000
29331 assign \rd_wait_o $42
29334 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
29336 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
29338 parameter \A_SIGNED 1'0
29339 parameter \A_WIDTH 5'11110
29340 parameter \B_SIGNED 1'0
29341 parameter \B_WIDTH 5'11110
29342 parameter \Y_WIDTH 5'11110
29343 connect \A \dst1_c_qlq_wr0_c
29344 connect \B \dst2_c_qlq_wr1_c
29347 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
29349 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
29351 parameter \A_SIGNED 1'0
29352 parameter \A_WIDTH 5'11110
29353 parameter \Y_WIDTH 5'11110
29354 connect \A \issue_i
29357 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
29359 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
29361 parameter \A_SIGNED 1'0
29362 parameter \A_WIDTH 5'11110
29363 parameter \B_SIGNED 1'0
29364 parameter \B_WIDTH 5'11110
29365 parameter \Y_WIDTH 5'11110
29371 assign \wr_wait_o 30'000000000000000000000000000000
29372 assign \wr_wait_o $48
29376 attribute \generator "nMigen"
29377 attribute \nmigen.hierarchy "top.dm25.src1_c"
29379 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
29380 wire width 1 input 0 \rst
29381 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
29382 wire width 1 input 1 \clk
29383 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
29384 wire width 30 input 2 \r_rd0_c
29385 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
29386 wire width 30 input 3 \s_rd0_c
29387 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
29388 wire width 30 output 4 \qlq_rd0_c
29389 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
29390 wire width 30 \q_int
29391 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
29392 wire width 30 \q_int$next
29393 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
29395 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
29397 parameter \A_SIGNED 1'0
29398 parameter \A_WIDTH 5'11110
29399 parameter \Y_WIDTH 5'11110
29400 connect \A \r_rd0_c
29403 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
29405 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
29407 parameter \A_SIGNED 1'0
29408 parameter \A_WIDTH 5'11110
29409 parameter \B_SIGNED 1'0
29410 parameter \B_WIDTH 5'11110
29411 parameter \Y_WIDTH 5'11110
29416 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
29418 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
29420 parameter \A_SIGNED 1'0
29421 parameter \A_WIDTH 5'11110
29422 parameter \B_SIGNED 1'0
29423 parameter \B_WIDTH 5'11110
29424 parameter \Y_WIDTH 5'11110
29426 connect \B \s_rd0_c
29430 assign \q_int$next \q_int
29431 assign \q_int$next $5
29432 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
29435 assign \q_int$next 30'000000000000000000000000000000
29438 update \q_int 30'000000000000000000000000000000
29440 update \q_int \q_int$next
29442 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
29443 wire width 30 \q_rd0_c
29444 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
29446 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
29448 parameter \A_SIGNED 1'0
29449 parameter \A_WIDTH 5'11110
29450 parameter \Y_WIDTH 5'11110
29451 connect \A \r_rd0_c
29454 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
29456 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
29458 parameter \A_SIGNED 1'0
29459 parameter \A_WIDTH 5'11110
29460 parameter \B_SIGNED 1'0
29461 parameter \B_WIDTH 5'11110
29462 parameter \Y_WIDTH 5'11110
29467 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
29469 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
29471 parameter \A_SIGNED 1'0
29472 parameter \A_WIDTH 5'11110
29473 parameter \B_SIGNED 1'0
29474 parameter \B_WIDTH 5'11110
29475 parameter \Y_WIDTH 5'11110
29477 connect \B \s_rd0_c
29481 assign \q_rd0_c 30'000000000000000000000000000000
29482 assign \q_rd0_c $11
29485 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
29486 wire width 30 \qn_rd0_c
29487 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
29489 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
29491 parameter \A_SIGNED 1'0
29492 parameter \A_WIDTH 5'11110
29493 parameter \Y_WIDTH 5'11110
29494 connect \A \q_rd0_c
29498 assign \qn_rd0_c 30'000000000000000000000000000000
29499 assign \qn_rd0_c $13
29502 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
29504 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
29506 parameter \A_SIGNED 1'0
29507 parameter \A_WIDTH 5'11110
29508 parameter \B_SIGNED 1'0
29509 parameter \B_WIDTH 5'11110
29510 parameter \Y_WIDTH 5'11110
29511 connect \A \q_rd0_c
29516 assign \qlq_rd0_c 30'000000000000000000000000000000
29517 assign \qlq_rd0_c $15
29521 attribute \generator "nMigen"
29522 attribute \nmigen.hierarchy "top.dm25.src2_c"
29524 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
29525 wire width 1 input 0 \rst
29526 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
29527 wire width 1 input 1 \clk
29528 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
29529 wire width 30 input 2 \r_rd1_c
29530 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
29531 wire width 30 input 3 \s_rd1_c
29532 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
29533 wire width 30 output 4 \qlq_rd1_c
29534 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
29535 wire width 30 \q_int
29536 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
29537 wire width 30 \q_int$next
29538 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
29540 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
29542 parameter \A_SIGNED 1'0
29543 parameter \A_WIDTH 5'11110
29544 parameter \Y_WIDTH 5'11110
29545 connect \A \r_rd1_c
29548 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
29550 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
29552 parameter \A_SIGNED 1'0
29553 parameter \A_WIDTH 5'11110
29554 parameter \B_SIGNED 1'0
29555 parameter \B_WIDTH 5'11110
29556 parameter \Y_WIDTH 5'11110
29561 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
29563 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
29565 parameter \A_SIGNED 1'0
29566 parameter \A_WIDTH 5'11110
29567 parameter \B_SIGNED 1'0
29568 parameter \B_WIDTH 5'11110
29569 parameter \Y_WIDTH 5'11110
29571 connect \B \s_rd1_c
29575 assign \q_int$next \q_int
29576 assign \q_int$next $5
29577 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
29580 assign \q_int$next 30'000000000000000000000000000000
29583 update \q_int 30'000000000000000000000000000000
29585 update \q_int \q_int$next
29587 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
29588 wire width 30 \q_rd1_c
29589 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
29591 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
29593 parameter \A_SIGNED 1'0
29594 parameter \A_WIDTH 5'11110
29595 parameter \Y_WIDTH 5'11110
29596 connect \A \r_rd1_c
29599 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
29601 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
29603 parameter \A_SIGNED 1'0
29604 parameter \A_WIDTH 5'11110
29605 parameter \B_SIGNED 1'0
29606 parameter \B_WIDTH 5'11110
29607 parameter \Y_WIDTH 5'11110
29612 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
29614 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
29616 parameter \A_SIGNED 1'0
29617 parameter \A_WIDTH 5'11110
29618 parameter \B_SIGNED 1'0
29619 parameter \B_WIDTH 5'11110
29620 parameter \Y_WIDTH 5'11110
29622 connect \B \s_rd1_c
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29627 assign \q_rd1_c $11
29630 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
29631 wire width 30 \qn_rd1_c
29632 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
29634 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
29636 parameter \A_SIGNED 1'0
29637 parameter \A_WIDTH 5'11110
29638 parameter \Y_WIDTH 5'11110
29639 connect \A \q_rd1_c
29643 assign \qn_rd1_c 30'000000000000000000000000000000
29644 assign \qn_rd1_c $13
29647 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
29649 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
29651 parameter \A_SIGNED 1'0
29652 parameter \A_WIDTH 5'11110
29653 parameter \B_SIGNED 1'0
29654 parameter \B_WIDTH 5'11110
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29656 connect \A \q_rd1_c
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29667 attribute \nmigen.hierarchy "top.dm25.src3_c"
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29671 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
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29673 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
29674 wire width 30 input 2 \r_rd2_c
29675 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
29676 wire width 30 input 3 \s_rd2_c
29677 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
29678 wire width 30 output 4 \qlq_rd2_c
29679 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
29680 wire width 30 \q_int
29681 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
29682 wire width 30 \q_int$next
29683 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
29685 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
29687 parameter \A_SIGNED 1'0
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29693 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
29695 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
29697 parameter \A_SIGNED 1'0
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29699 parameter \B_SIGNED 1'0
29700 parameter \B_WIDTH 5'11110
29701 parameter \Y_WIDTH 5'11110
29706 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
29708 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
29710 parameter \A_SIGNED 1'0
29711 parameter \A_WIDTH 5'11110
29712 parameter \B_SIGNED 1'0
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29716 connect \B \s_rd2_c
29720 assign \q_int$next \q_int
29721 assign \q_int$next $5
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29725 assign \q_int$next 30'000000000000000000000000000000
29728 update \q_int 30'000000000000000000000000000000
29730 update \q_int \q_int$next
29732 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
29733 wire width 30 \q_rd2_c
29734 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
29736 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
29738 parameter \A_SIGNED 1'0
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29744 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
29746 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
29748 parameter \A_SIGNED 1'0
29749 parameter \A_WIDTH 5'11110
29750 parameter \B_SIGNED 1'0
29751 parameter \B_WIDTH 5'11110
29752 parameter \Y_WIDTH 5'11110
29757 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
29759 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
29761 parameter \A_SIGNED 1'0
29762 parameter \A_WIDTH 5'11110
29763 parameter \B_SIGNED 1'0
29764 parameter \B_WIDTH 5'11110
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29767 connect \B \s_rd2_c
29771 assign \q_rd2_c 30'000000000000000000000000000000
29772 assign \q_rd2_c $11
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29776 wire width 30 \qn_rd2_c
29777 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
29779 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
29781 parameter \A_SIGNED 1'0
29782 parameter \A_WIDTH 5'11110
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29788 assign \qn_rd2_c 30'000000000000000000000000000000
29789 assign \qn_rd2_c $13
29792 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
29794 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
29796 parameter \A_SIGNED 1'0
29797 parameter \A_WIDTH 5'11110
29798 parameter \B_SIGNED 1'0
29799 parameter \B_WIDTH 5'11110
29800 parameter \Y_WIDTH 5'11110
29801 connect \A \q_rd2_c
29806 assign \qlq_rd2_c 30'000000000000000000000000000000
29807 assign \qlq_rd2_c $15
29811 attribute \generator "nMigen"
29812 attribute \nmigen.hierarchy "top.dm25.dst1_c"
29814 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
29815 wire width 1 input 0 \rst
29816 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
29817 wire width 1 input 1 \clk
29818 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
29819 wire width 30 input 2 \r_wr0_c
29820 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
29821 wire width 30 input 3 \s_wr0_c
29822 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
29823 wire width 30 output 4 \qlq_wr0_c
29824 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
29825 wire width 30 \q_int
29826 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
29827 wire width 30 \q_int$next
29828 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
29830 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
29832 parameter \A_SIGNED 1'0
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29838 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
29840 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
29842 parameter \A_SIGNED 1'0
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29851 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
29853 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
29855 parameter \A_SIGNED 1'0
29856 parameter \A_WIDTH 5'11110
29857 parameter \B_SIGNED 1'0
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29861 connect \B \s_wr0_c
29865 assign \q_int$next \q_int
29866 assign \q_int$next $5
29867 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
29870 assign \q_int$next 30'000000000000000000000000000000
29873 update \q_int 30'000000000000000000000000000000
29875 update \q_int \q_int$next
29877 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
29878 wire width 30 \q_wr0_c
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29881 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
29883 parameter \A_SIGNED 1'0
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29889 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
29891 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
29893 parameter \A_SIGNED 1'0
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29896 parameter \B_WIDTH 5'11110
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29902 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
29904 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
29906 parameter \A_SIGNED 1'0
29907 parameter \A_WIDTH 5'11110
29908 parameter \B_SIGNED 1'0
29909 parameter \B_WIDTH 5'11110
29910 parameter \Y_WIDTH 5'11110
29912 connect \B \s_wr0_c
29916 assign \q_wr0_c 30'000000000000000000000000000000
29917 assign \q_wr0_c $11
29920 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
29921 wire width 30 \qn_wr0_c
29922 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
29924 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
29926 parameter \A_SIGNED 1'0
29927 parameter \A_WIDTH 5'11110
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29929 connect \A \q_wr0_c
29933 assign \qn_wr0_c 30'000000000000000000000000000000
29934 assign \qn_wr0_c $13
29937 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
29939 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
29941 parameter \A_SIGNED 1'0
29942 parameter \A_WIDTH 5'11110
29943 parameter \B_SIGNED 1'0
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29951 assign \qlq_wr0_c 30'000000000000000000000000000000
29952 assign \qlq_wr0_c $15
29956 attribute \generator "nMigen"
29957 attribute \nmigen.hierarchy "top.dm25.dst2_c"
29959 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
29960 wire width 1 input 0 \rst
29961 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
29962 wire width 1 input 1 \clk
29963 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
29964 wire width 30 input 2 \r_wr1_c
29965 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
29966 wire width 30 input 3 \s_wr1_c
29967 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
29968 wire width 30 output 4 \qlq_wr1_c
29969 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
29970 wire width 30 \q_int
29971 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
29972 wire width 30 \q_int$next
29973 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
29975 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
29977 parameter \A_SIGNED 1'0
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29980 connect \A \r_wr1_c
29983 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
29985 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
29987 parameter \A_SIGNED 1'0
29988 parameter \A_WIDTH 5'11110
29989 parameter \B_SIGNED 1'0
29990 parameter \B_WIDTH 5'11110
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29996 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
29998 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
30000 parameter \A_SIGNED 1'0
30001 parameter \A_WIDTH 5'11110
30002 parameter \B_SIGNED 1'0
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30006 connect \B \s_wr1_c
30010 assign \q_int$next \q_int
30011 assign \q_int$next $5
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30015 assign \q_int$next 30'000000000000000000000000000000
30018 update \q_int 30'000000000000000000000000000000
30020 update \q_int \q_int$next
30022 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
30023 wire width 30 \q_wr1_c
30024 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
30026 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
30028 parameter \A_SIGNED 1'0
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30034 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
30036 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
30038 parameter \A_SIGNED 1'0
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30049 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
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30057 connect \B \s_wr1_c
30061 assign \q_wr1_c 30'000000000000000000000000000000
30062 assign \q_wr1_c $11
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30066 wire width 30 \qn_wr1_c
30067 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
30069 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
30071 parameter \A_SIGNED 1'0
30072 parameter \A_WIDTH 5'11110
30073 parameter \Y_WIDTH 5'11110
30074 connect \A \q_wr1_c
30078 assign \qn_wr1_c 30'000000000000000000000000000000
30079 assign \qn_wr1_c $13
30082 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
30084 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
30086 parameter \A_SIGNED 1'0
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30091 connect \A \q_wr1_c
30096 assign \qlq_wr1_c 30'000000000000000000000000000000
30097 assign \qlq_wr1_c $15
30101 attribute \generator "nMigen"
30102 attribute \nmigen.hierarchy "top.dm25"
30104 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:39"
30105 wire width 30 output 0 \rd_wait_o
30106 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
30107 wire width 30 output 1 \wr_wait_o
30108 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
30109 wire width 30 input 2 \issue_i
30110 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
30111 wire width 30 input 3 \go_die_i
30112 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
30113 wire width 30 input 4 \gord1_i
30114 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
30115 wire width 30 input 5 \gord2_i
30116 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
30117 wire width 30 input 6 \gord3_i
30118 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
30119 wire width 30 input 7 \gowr1_i
30120 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
30121 wire width 30 input 8 \gowr2_i
30122 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:19"
30123 wire width 30 input 9 \rd_pend_i
30124 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:20"
30125 wire width 30 input 10 \wr_pend_i
30126 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
30127 wire width 1 input 11 \rst
30128 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
30129 wire width 1 input 12 \clk
30130 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
30131 wire width 30 \src1_c_r_rd0_c
30132 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
30133 wire width 30 \src1_c_s_rd0_c
30134 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
30135 wire width 30 \src1_c_qlq_rd0_c
30136 cell \src1_c$121 \src1_c
30139 connect \r_rd0_c \src1_c_r_rd0_c
30140 connect \s_rd0_c \src1_c_s_rd0_c
30141 connect \qlq_rd0_c \src1_c_qlq_rd0_c
30143 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
30144 wire width 30 \src2_c_r_rd1_c
30145 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
30146 wire width 30 \src2_c_s_rd1_c
30147 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
30148 wire width 30 \src2_c_qlq_rd1_c
30149 cell \src2_c$122 \src2_c
30152 connect \r_rd1_c \src2_c_r_rd1_c
30153 connect \s_rd1_c \src2_c_s_rd1_c
30154 connect \qlq_rd1_c \src2_c_qlq_rd1_c
30156 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
30157 wire width 30 \src3_c_r_rd2_c
30158 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
30159 wire width 30 \src3_c_s_rd2_c
30160 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
30161 wire width 30 \src3_c_qlq_rd2_c
30162 cell \src3_c$123 \src3_c
30165 connect \r_rd2_c \src3_c_r_rd2_c
30166 connect \s_rd2_c \src3_c_s_rd2_c
30167 connect \qlq_rd2_c \src3_c_qlq_rd2_c
30169 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
30170 wire width 30 \dst1_c_r_wr0_c
30171 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
30172 wire width 30 \dst1_c_s_wr0_c
30173 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
30174 wire width 30 \dst1_c_qlq_wr0_c
30175 cell \dst1_c$124 \dst1_c
30178 connect \r_wr0_c \dst1_c_r_wr0_c
30179 connect \s_wr0_c \dst1_c_s_wr0_c
30180 connect \qlq_wr0_c \dst1_c_qlq_wr0_c
30182 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
30183 wire width 30 \dst2_c_r_wr1_c
30184 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
30185 wire width 30 \dst2_c_s_wr1_c
30186 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
30187 wire width 30 \dst2_c_qlq_wr1_c
30188 cell \dst2_c$125 \dst2_c
30191 connect \r_wr1_c \dst2_c_r_wr1_c
30192 connect \s_wr1_c \dst2_c_s_wr1_c
30193 connect \qlq_wr1_c \dst2_c_qlq_wr1_c
30195 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
30197 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
30199 parameter \A_SIGNED 1'0
30200 parameter \A_WIDTH 5'11110
30201 parameter \B_SIGNED 1'0
30202 parameter \B_WIDTH 5'11110
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30204 connect \A \gowr1_i
30205 connect \B \go_die_i
30209 assign \dst1_c_r_wr0_c 30'111111111111111111111111111111
30210 assign \dst1_c_r_wr0_c $1
30213 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
30215 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
30217 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
30219 parameter \A_SIGNED 1'0
30220 parameter \A_WIDTH 5'11110
30221 parameter \B_SIGNED 1'0
30222 parameter \B_WIDTH 5'11110
30223 parameter \Y_WIDTH 5'11110
30224 connect \A \issue_i
30225 connect \B \wr_pend_i
30228 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
30230 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
30232 parameter \A_SIGNED 1'1
30233 parameter \A_WIDTH 5'11110
30234 parameter \B_SIGNED 1'1
30235 parameter \B_WIDTH 5'11110
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30238 connect \B 30'111101111111111111111111111111
30243 assign \dst1_c_s_wr0_c 30'000000000000000000000000000000
30244 assign \dst1_c_s_wr0_c $3 [29:0]
30247 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
30249 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
30251 parameter \A_SIGNED 1'0
30252 parameter \A_WIDTH 5'11110
30253 parameter \B_SIGNED 1'0
30254 parameter \B_WIDTH 5'11110
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30256 connect \A \gowr2_i
30257 connect \B \go_die_i
30261 assign \dst2_c_r_wr1_c 30'111111111111111111111111111111
30262 assign \dst2_c_r_wr1_c $8
30265 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
30267 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
30269 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
30271 parameter \A_SIGNED 1'0
30272 parameter \A_WIDTH 5'11110
30273 parameter \B_SIGNED 1'0
30274 parameter \B_WIDTH 5'11110
30275 parameter \Y_WIDTH 5'11110
30276 connect \A \issue_i
30277 connect \B \wr_pend_i
30280 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
30282 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
30284 parameter \A_SIGNED 1'1
30285 parameter \A_WIDTH 5'11110
30286 parameter \B_SIGNED 1'1
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30290 connect \B 30'111101111111111111111111111111
30295 assign \dst2_c_s_wr1_c 30'000000000000000000000000000000
30296 assign \dst2_c_s_wr1_c $10 [29:0]
30299 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
30301 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
30303 parameter \A_SIGNED 1'0
30304 parameter \A_WIDTH 5'11110
30305 parameter \B_SIGNED 1'0
30306 parameter \B_WIDTH 5'11110
30307 parameter \Y_WIDTH 5'11110
30308 connect \A \gord1_i
30309 connect \B \go_die_i
30313 assign \src1_c_r_rd0_c 30'111111111111111111111111111111
30314 assign \src1_c_r_rd0_c $15
30317 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
30319 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
30321 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
30323 parameter \A_SIGNED 1'0
30324 parameter \A_WIDTH 5'11110
30325 parameter \B_SIGNED 1'0
30326 parameter \B_WIDTH 5'11110
30327 parameter \Y_WIDTH 5'11110
30328 connect \A \issue_i
30329 connect \B \rd_pend_i
30332 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
30334 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
30336 parameter \A_SIGNED 1'1
30337 parameter \A_WIDTH 5'11110
30338 parameter \B_SIGNED 1'1
30339 parameter \B_WIDTH 5'11110
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30342 connect \B 30'111101111111111111111111111111
30347 assign \src1_c_s_rd0_c 30'000000000000000000000000000000
30348 assign \src1_c_s_rd0_c $17 [29:0]
30351 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
30353 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
30355 parameter \A_SIGNED 1'0
30356 parameter \A_WIDTH 5'11110
30357 parameter \B_SIGNED 1'0
30358 parameter \B_WIDTH 5'11110
30359 parameter \Y_WIDTH 5'11110
30360 connect \A \gord2_i
30361 connect \B \go_die_i
30365 assign \src2_c_r_rd1_c 30'111111111111111111111111111111
30366 assign \src2_c_r_rd1_c $22
30369 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
30371 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
30373 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
30375 parameter \A_SIGNED 1'0
30376 parameter \A_WIDTH 5'11110
30377 parameter \B_SIGNED 1'0
30378 parameter \B_WIDTH 5'11110
30379 parameter \Y_WIDTH 5'11110
30380 connect \A \issue_i
30381 connect \B \rd_pend_i
30384 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
30386 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
30388 parameter \A_SIGNED 1'1
30389 parameter \A_WIDTH 5'11110
30390 parameter \B_SIGNED 1'1
30391 parameter \B_WIDTH 5'11110
30392 parameter \Y_WIDTH 5'11111
30394 connect \B 30'111101111111111111111111111111
30399 assign \src2_c_s_rd1_c 30'000000000000000000000000000000
30400 assign \src2_c_s_rd1_c $24 [29:0]
30403 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
30405 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
30407 parameter \A_SIGNED 1'0
30408 parameter \A_WIDTH 5'11110
30409 parameter \B_SIGNED 1'0
30410 parameter \B_WIDTH 5'11110
30411 parameter \Y_WIDTH 5'11110
30412 connect \A \gord3_i
30413 connect \B \go_die_i
30417 assign \src3_c_r_rd2_c 30'111111111111111111111111111111
30418 assign \src3_c_r_rd2_c $29
30421 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
30423 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
30425 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
30427 parameter \A_SIGNED 1'0
30428 parameter \A_WIDTH 5'11110
30429 parameter \B_SIGNED 1'0
30430 parameter \B_WIDTH 5'11110
30431 parameter \Y_WIDTH 5'11110
30432 connect \A \issue_i
30433 connect \B \rd_pend_i
30436 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
30438 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
30440 parameter \A_SIGNED 1'1
30441 parameter \A_WIDTH 5'11110
30442 parameter \B_SIGNED 1'1
30443 parameter \B_WIDTH 5'11110
30444 parameter \Y_WIDTH 5'11111
30446 connect \B 30'111101111111111111111111111111
30451 assign \src3_c_s_rd2_c 30'000000000000000000000000000000
30452 assign \src3_c_s_rd2_c $31 [29:0]
30455 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
30457 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
30459 parameter \A_SIGNED 1'0
30460 parameter \A_WIDTH 5'11110
30461 parameter \B_SIGNED 1'0
30462 parameter \B_WIDTH 5'11110
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30464 connect \A \src1_c_qlq_rd0_c
30465 connect \B \src2_c_qlq_rd1_c
30468 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
30470 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
30472 parameter \A_SIGNED 1'0
30473 parameter \A_WIDTH 5'11110
30474 parameter \B_SIGNED 1'0
30475 parameter \B_WIDTH 5'11110
30476 parameter \Y_WIDTH 5'11110
30478 connect \B \src3_c_qlq_rd2_c
30481 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
30483 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
30485 parameter \A_SIGNED 1'0
30486 parameter \A_WIDTH 5'11110
30487 parameter \Y_WIDTH 5'11110
30488 connect \A \issue_i
30491 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
30493 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
30495 parameter \A_SIGNED 1'0
30496 parameter \A_WIDTH 5'11110
30497 parameter \B_SIGNED 1'0
30498 parameter \B_WIDTH 5'11110
30499 parameter \Y_WIDTH 5'11110
30505 assign \rd_wait_o 30'000000000000000000000000000000
30506 assign \rd_wait_o $42
30509 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
30511 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
30513 parameter \A_SIGNED 1'0
30514 parameter \A_WIDTH 5'11110
30515 parameter \B_SIGNED 1'0
30516 parameter \B_WIDTH 5'11110
30517 parameter \Y_WIDTH 5'11110
30518 connect \A \dst1_c_qlq_wr0_c
30519 connect \B \dst2_c_qlq_wr1_c
30522 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
30524 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
30526 parameter \A_SIGNED 1'0
30527 parameter \A_WIDTH 5'11110
30528 parameter \Y_WIDTH 5'11110
30529 connect \A \issue_i
30532 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
30534 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
30536 parameter \A_SIGNED 1'0
30537 parameter \A_WIDTH 5'11110
30538 parameter \B_SIGNED 1'0
30539 parameter \B_WIDTH 5'11110
30540 parameter \Y_WIDTH 5'11110
30546 assign \wr_wait_o 30'000000000000000000000000000000
30547 assign \wr_wait_o $48
30551 attribute \generator "nMigen"
30552 attribute \nmigen.hierarchy "top.dm26.src1_c"
30554 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
30555 wire width 1 input 0 \rst
30556 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
30557 wire width 1 input 1 \clk
30558 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
30559 wire width 30 input 2 \r_rd0_c
30560 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
30561 wire width 30 input 3 \s_rd0_c
30562 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
30563 wire width 30 output 4 \qlq_rd0_c
30564 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
30565 wire width 30 \q_int
30566 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
30567 wire width 30 \q_int$next
30568 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
30570 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
30572 parameter \A_SIGNED 1'0
30573 parameter \A_WIDTH 5'11110
30574 parameter \Y_WIDTH 5'11110
30575 connect \A \r_rd0_c
30578 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
30580 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
30582 parameter \A_SIGNED 1'0
30583 parameter \A_WIDTH 5'11110
30584 parameter \B_SIGNED 1'0
30585 parameter \B_WIDTH 5'11110
30586 parameter \Y_WIDTH 5'11110
30591 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
30593 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
30595 parameter \A_SIGNED 1'0
30596 parameter \A_WIDTH 5'11110
30597 parameter \B_SIGNED 1'0
30598 parameter \B_WIDTH 5'11110
30599 parameter \Y_WIDTH 5'11110
30601 connect \B \s_rd0_c
30605 assign \q_int$next \q_int
30606 assign \q_int$next $5
30607 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
30610 assign \q_int$next 30'000000000000000000000000000000
30613 update \q_int 30'000000000000000000000000000000
30615 update \q_int \q_int$next
30617 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
30618 wire width 30 \q_rd0_c
30619 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
30621 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
30623 parameter \A_SIGNED 1'0
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30625 parameter \Y_WIDTH 5'11110
30626 connect \A \r_rd0_c
30629 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
30631 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
30633 parameter \A_SIGNED 1'0
30634 parameter \A_WIDTH 5'11110
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30636 parameter \B_WIDTH 5'11110
30637 parameter \Y_WIDTH 5'11110
30642 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
30644 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
30646 parameter \A_SIGNED 1'0
30647 parameter \A_WIDTH 5'11110
30648 parameter \B_SIGNED 1'0
30649 parameter \B_WIDTH 5'11110
30650 parameter \Y_WIDTH 5'11110
30652 connect \B \s_rd0_c
30656 assign \q_rd0_c 30'000000000000000000000000000000
30657 assign \q_rd0_c $11
30660 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
30661 wire width 30 \qn_rd0_c
30662 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
30664 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
30666 parameter \A_SIGNED 1'0
30667 parameter \A_WIDTH 5'11110
30668 parameter \Y_WIDTH 5'11110
30669 connect \A \q_rd0_c
30673 assign \qn_rd0_c 30'000000000000000000000000000000
30674 assign \qn_rd0_c $13
30677 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
30679 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
30681 parameter \A_SIGNED 1'0
30682 parameter \A_WIDTH 5'11110
30683 parameter \B_SIGNED 1'0
30684 parameter \B_WIDTH 5'11110
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30686 connect \A \q_rd0_c
30691 assign \qlq_rd0_c 30'000000000000000000000000000000
30692 assign \qlq_rd0_c $15
30696 attribute \generator "nMigen"
30697 attribute \nmigen.hierarchy "top.dm26.src2_c"
30699 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
30700 wire width 1 input 0 \rst
30701 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
30702 wire width 1 input 1 \clk
30703 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
30704 wire width 30 input 2 \r_rd1_c
30705 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
30706 wire width 30 input 3 \s_rd1_c
30707 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
30708 wire width 30 output 4 \qlq_rd1_c
30709 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
30710 wire width 30 \q_int
30711 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
30712 wire width 30 \q_int$next
30713 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
30715 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
30717 parameter \A_SIGNED 1'0
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30719 parameter \Y_WIDTH 5'11110
30720 connect \A \r_rd1_c
30723 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
30725 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
30727 parameter \A_SIGNED 1'0
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30730 parameter \B_WIDTH 5'11110
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30736 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
30738 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
30740 parameter \A_SIGNED 1'0
30741 parameter \A_WIDTH 5'11110
30742 parameter \B_SIGNED 1'0
30743 parameter \B_WIDTH 5'11110
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30746 connect \B \s_rd1_c
30750 assign \q_int$next \q_int
30751 assign \q_int$next $5
30752 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
30755 assign \q_int$next 30'000000000000000000000000000000
30758 update \q_int 30'000000000000000000000000000000
30760 update \q_int \q_int$next
30762 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
30763 wire width 30 \q_rd1_c
30764 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
30766 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
30768 parameter \A_SIGNED 1'0
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30770 parameter \Y_WIDTH 5'11110
30771 connect \A \r_rd1_c
30774 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
30776 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
30778 parameter \A_SIGNED 1'0
30779 parameter \A_WIDTH 5'11110
30780 parameter \B_SIGNED 1'0
30781 parameter \B_WIDTH 5'11110
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30787 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
30789 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
30791 parameter \A_SIGNED 1'0
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30794 parameter \B_WIDTH 5'11110
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30797 connect \B \s_rd1_c
30801 assign \q_rd1_c 30'000000000000000000000000000000
30802 assign \q_rd1_c $11
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30806 wire width 30 \qn_rd1_c
30807 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
30809 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
30811 parameter \A_SIGNED 1'0
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30814 connect \A \q_rd1_c
30818 assign \qn_rd1_c 30'000000000000000000000000000000
30819 assign \qn_rd1_c $13
30822 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
30824 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
30826 parameter \A_SIGNED 1'0
30827 parameter \A_WIDTH 5'11110
30828 parameter \B_SIGNED 1'0
30829 parameter \B_WIDTH 5'11110
30830 parameter \Y_WIDTH 5'11110
30831 connect \A \q_rd1_c
30836 assign \qlq_rd1_c 30'000000000000000000000000000000
30837 assign \qlq_rd1_c $15
30841 attribute \generator "nMigen"
30842 attribute \nmigen.hierarchy "top.dm26.src3_c"
30844 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
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30846 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
30847 wire width 1 input 1 \clk
30848 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
30849 wire width 30 input 2 \r_rd2_c
30850 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
30851 wire width 30 input 3 \s_rd2_c
30852 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
30853 wire width 30 output 4 \qlq_rd2_c
30854 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
30855 wire width 30 \q_int
30856 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
30857 wire width 30 \q_int$next
30858 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
30860 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
30862 parameter \A_SIGNED 1'0
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30865 connect \A \r_rd2_c
30868 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
30870 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
30872 parameter \A_SIGNED 1'0
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30874 parameter \B_SIGNED 1'0
30875 parameter \B_WIDTH 5'11110
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30881 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
30883 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
30885 parameter \A_SIGNED 1'0
30886 parameter \A_WIDTH 5'11110
30887 parameter \B_SIGNED 1'0
30888 parameter \B_WIDTH 5'11110
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30891 connect \B \s_rd2_c
30895 assign \q_int$next \q_int
30896 assign \q_int$next $5
30897 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
30900 assign \q_int$next 30'000000000000000000000000000000
30903 update \q_int 30'000000000000000000000000000000
30905 update \q_int \q_int$next
30907 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
30908 wire width 30 \q_rd2_c
30909 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
30911 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
30913 parameter \A_SIGNED 1'0
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30915 parameter \Y_WIDTH 5'11110
30916 connect \A \r_rd2_c
30919 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
30921 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
30923 parameter \A_SIGNED 1'0
30924 parameter \A_WIDTH 5'11110
30925 parameter \B_SIGNED 1'0
30926 parameter \B_WIDTH 5'11110
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30932 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
30934 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
30936 parameter \A_SIGNED 1'0
30937 parameter \A_WIDTH 5'11110
30938 parameter \B_SIGNED 1'0
30939 parameter \B_WIDTH 5'11110
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30942 connect \B \s_rd2_c
30946 assign \q_rd2_c 30'000000000000000000000000000000
30947 assign \q_rd2_c $11
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30951 wire width 30 \qn_rd2_c
30952 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
30954 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
30956 parameter \A_SIGNED 1'0
30957 parameter \A_WIDTH 5'11110
30958 parameter \Y_WIDTH 5'11110
30959 connect \A \q_rd2_c
30963 assign \qn_rd2_c 30'000000000000000000000000000000
30964 assign \qn_rd2_c $13
30967 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
30969 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
30971 parameter \A_SIGNED 1'0
30972 parameter \A_WIDTH 5'11110
30973 parameter \B_SIGNED 1'0
30974 parameter \B_WIDTH 5'11110
30975 parameter \Y_WIDTH 5'11110
30976 connect \A \q_rd2_c
30981 assign \qlq_rd2_c 30'000000000000000000000000000000
30982 assign \qlq_rd2_c $15
30986 attribute \generator "nMigen"
30987 attribute \nmigen.hierarchy "top.dm26.dst1_c"
30989 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
30990 wire width 1 input 0 \rst
30991 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
30992 wire width 1 input 1 \clk
30993 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
30994 wire width 30 input 2 \r_wr0_c
30995 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
30996 wire width 30 input 3 \s_wr0_c
30997 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
30998 wire width 30 output 4 \qlq_wr0_c
30999 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
31000 wire width 30 \q_int
31001 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
31002 wire width 30 \q_int$next
31003 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
31005 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
31007 parameter \A_SIGNED 1'0
31008 parameter \A_WIDTH 5'11110
31009 parameter \Y_WIDTH 5'11110
31010 connect \A \r_wr0_c
31013 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
31015 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
31017 parameter \A_SIGNED 1'0
31018 parameter \A_WIDTH 5'11110
31019 parameter \B_SIGNED 1'0
31020 parameter \B_WIDTH 5'11110
31021 parameter \Y_WIDTH 5'11110
31026 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
31028 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
31030 parameter \A_SIGNED 1'0
31031 parameter \A_WIDTH 5'11110
31032 parameter \B_SIGNED 1'0
31033 parameter \B_WIDTH 5'11110
31034 parameter \Y_WIDTH 5'11110
31036 connect \B \s_wr0_c
31040 assign \q_int$next \q_int
31041 assign \q_int$next $5
31042 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
31045 assign \q_int$next 30'000000000000000000000000000000
31048 update \q_int 30'000000000000000000000000000000
31050 update \q_int \q_int$next
31052 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
31053 wire width 30 \q_wr0_c
31054 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
31056 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
31058 parameter \A_SIGNED 1'0
31059 parameter \A_WIDTH 5'11110
31060 parameter \Y_WIDTH 5'11110
31061 connect \A \r_wr0_c
31064 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
31066 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
31068 parameter \A_SIGNED 1'0
31069 parameter \A_WIDTH 5'11110
31070 parameter \B_SIGNED 1'0
31071 parameter \B_WIDTH 5'11110
31072 parameter \Y_WIDTH 5'11110
31077 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
31079 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
31081 parameter \A_SIGNED 1'0
31082 parameter \A_WIDTH 5'11110
31083 parameter \B_SIGNED 1'0
31084 parameter \B_WIDTH 5'11110
31085 parameter \Y_WIDTH 5'11110
31087 connect \B \s_wr0_c
31091 assign \q_wr0_c 30'000000000000000000000000000000
31092 assign \q_wr0_c $11
31095 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
31096 wire width 30 \qn_wr0_c
31097 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
31099 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
31101 parameter \A_SIGNED 1'0
31102 parameter \A_WIDTH 5'11110
31103 parameter \Y_WIDTH 5'11110
31104 connect \A \q_wr0_c
31108 assign \qn_wr0_c 30'000000000000000000000000000000
31109 assign \qn_wr0_c $13
31112 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
31114 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
31116 parameter \A_SIGNED 1'0
31117 parameter \A_WIDTH 5'11110
31118 parameter \B_SIGNED 1'0
31119 parameter \B_WIDTH 5'11110
31120 parameter \Y_WIDTH 5'11110
31121 connect \A \q_wr0_c
31126 assign \qlq_wr0_c 30'000000000000000000000000000000
31127 assign \qlq_wr0_c $15
31131 attribute \generator "nMigen"
31132 attribute \nmigen.hierarchy "top.dm26.dst2_c"
31134 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
31135 wire width 1 input 0 \rst
31136 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
31137 wire width 1 input 1 \clk
31138 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
31139 wire width 30 input 2 \r_wr1_c
31140 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
31141 wire width 30 input 3 \s_wr1_c
31142 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
31143 wire width 30 output 4 \qlq_wr1_c
31144 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
31145 wire width 30 \q_int
31146 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
31147 wire width 30 \q_int$next
31148 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
31150 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
31152 parameter \A_SIGNED 1'0
31153 parameter \A_WIDTH 5'11110
31154 parameter \Y_WIDTH 5'11110
31155 connect \A \r_wr1_c
31158 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
31160 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
31162 parameter \A_SIGNED 1'0
31163 parameter \A_WIDTH 5'11110
31164 parameter \B_SIGNED 1'0
31165 parameter \B_WIDTH 5'11110
31166 parameter \Y_WIDTH 5'11110
31171 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
31173 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
31175 parameter \A_SIGNED 1'0
31176 parameter \A_WIDTH 5'11110
31177 parameter \B_SIGNED 1'0
31178 parameter \B_WIDTH 5'11110
31179 parameter \Y_WIDTH 5'11110
31181 connect \B \s_wr1_c
31185 assign \q_int$next \q_int
31186 assign \q_int$next $5
31187 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
31190 assign \q_int$next 30'000000000000000000000000000000
31193 update \q_int 30'000000000000000000000000000000
31195 update \q_int \q_int$next
31197 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
31198 wire width 30 \q_wr1_c
31199 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
31201 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
31203 parameter \A_SIGNED 1'0
31204 parameter \A_WIDTH 5'11110
31205 parameter \Y_WIDTH 5'11110
31206 connect \A \r_wr1_c
31209 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
31211 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
31213 parameter \A_SIGNED 1'0
31214 parameter \A_WIDTH 5'11110
31215 parameter \B_SIGNED 1'0
31216 parameter \B_WIDTH 5'11110
31217 parameter \Y_WIDTH 5'11110
31222 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
31224 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
31226 parameter \A_SIGNED 1'0
31227 parameter \A_WIDTH 5'11110
31228 parameter \B_SIGNED 1'0
31229 parameter \B_WIDTH 5'11110
31230 parameter \Y_WIDTH 5'11110
31232 connect \B \s_wr1_c
31236 assign \q_wr1_c 30'000000000000000000000000000000
31237 assign \q_wr1_c $11
31240 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
31241 wire width 30 \qn_wr1_c
31242 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
31244 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
31246 parameter \A_SIGNED 1'0
31247 parameter \A_WIDTH 5'11110
31248 parameter \Y_WIDTH 5'11110
31249 connect \A \q_wr1_c
31253 assign \qn_wr1_c 30'000000000000000000000000000000
31254 assign \qn_wr1_c $13
31257 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
31259 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
31261 parameter \A_SIGNED 1'0
31262 parameter \A_WIDTH 5'11110
31263 parameter \B_SIGNED 1'0
31264 parameter \B_WIDTH 5'11110
31265 parameter \Y_WIDTH 5'11110
31266 connect \A \q_wr1_c
31271 assign \qlq_wr1_c 30'000000000000000000000000000000
31272 assign \qlq_wr1_c $15
31276 attribute \generator "nMigen"
31277 attribute \nmigen.hierarchy "top.dm26"
31279 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:39"
31280 wire width 30 output 0 \rd_wait_o
31281 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
31282 wire width 30 output 1 \wr_wait_o
31283 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
31284 wire width 30 input 2 \issue_i
31285 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
31286 wire width 30 input 3 \go_die_i
31287 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
31288 wire width 30 input 4 \gord1_i
31289 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
31290 wire width 30 input 5 \gord2_i
31291 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
31292 wire width 30 input 6 \gord3_i
31293 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
31294 wire width 30 input 7 \gowr1_i
31295 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
31296 wire width 30 input 8 \gowr2_i
31297 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:19"
31298 wire width 30 input 9 \rd_pend_i
31299 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:20"
31300 wire width 30 input 10 \wr_pend_i
31301 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
31302 wire width 1 input 11 \rst
31303 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
31304 wire width 1 input 12 \clk
31305 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
31306 wire width 30 \src1_c_r_rd0_c
31307 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
31308 wire width 30 \src1_c_s_rd0_c
31309 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
31310 wire width 30 \src1_c_qlq_rd0_c
31311 cell \src1_c$126 \src1_c
31314 connect \r_rd0_c \src1_c_r_rd0_c
31315 connect \s_rd0_c \src1_c_s_rd0_c
31316 connect \qlq_rd0_c \src1_c_qlq_rd0_c
31318 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
31319 wire width 30 \src2_c_r_rd1_c
31320 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
31321 wire width 30 \src2_c_s_rd1_c
31322 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
31323 wire width 30 \src2_c_qlq_rd1_c
31324 cell \src2_c$127 \src2_c
31327 connect \r_rd1_c \src2_c_r_rd1_c
31328 connect \s_rd1_c \src2_c_s_rd1_c
31329 connect \qlq_rd1_c \src2_c_qlq_rd1_c
31331 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
31332 wire width 30 \src3_c_r_rd2_c
31333 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
31334 wire width 30 \src3_c_s_rd2_c
31335 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
31336 wire width 30 \src3_c_qlq_rd2_c
31337 cell \src3_c$128 \src3_c
31340 connect \r_rd2_c \src3_c_r_rd2_c
31341 connect \s_rd2_c \src3_c_s_rd2_c
31342 connect \qlq_rd2_c \src3_c_qlq_rd2_c
31344 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
31345 wire width 30 \dst1_c_r_wr0_c
31346 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
31347 wire width 30 \dst1_c_s_wr0_c
31348 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
31349 wire width 30 \dst1_c_qlq_wr0_c
31350 cell \dst1_c$129 \dst1_c
31353 connect \r_wr0_c \dst1_c_r_wr0_c
31354 connect \s_wr0_c \dst1_c_s_wr0_c
31355 connect \qlq_wr0_c \dst1_c_qlq_wr0_c
31357 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
31358 wire width 30 \dst2_c_r_wr1_c
31359 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
31360 wire width 30 \dst2_c_s_wr1_c
31361 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
31362 wire width 30 \dst2_c_qlq_wr1_c
31363 cell \dst2_c$130 \dst2_c
31366 connect \r_wr1_c \dst2_c_r_wr1_c
31367 connect \s_wr1_c \dst2_c_s_wr1_c
31368 connect \qlq_wr1_c \dst2_c_qlq_wr1_c
31370 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
31372 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
31374 parameter \A_SIGNED 1'0
31375 parameter \A_WIDTH 5'11110
31376 parameter \B_SIGNED 1'0
31377 parameter \B_WIDTH 5'11110
31378 parameter \Y_WIDTH 5'11110
31379 connect \A \gowr1_i
31380 connect \B \go_die_i
31384 assign \dst1_c_r_wr0_c 30'111111111111111111111111111111
31385 assign \dst1_c_r_wr0_c $1
31388 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
31390 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
31392 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
31394 parameter \A_SIGNED 1'0
31395 parameter \A_WIDTH 5'11110
31396 parameter \B_SIGNED 1'0
31397 parameter \B_WIDTH 5'11110
31398 parameter \Y_WIDTH 5'11110
31399 connect \A \issue_i
31400 connect \B \wr_pend_i
31403 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
31405 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
31407 parameter \A_SIGNED 1'1
31408 parameter \A_WIDTH 5'11110
31409 parameter \B_SIGNED 1'1
31410 parameter \B_WIDTH 5'11110
31411 parameter \Y_WIDTH 5'11111
31413 connect \B 30'111011111111111111111111111111
31418 assign \dst1_c_s_wr0_c 30'000000000000000000000000000000
31419 assign \dst1_c_s_wr0_c $3 [29:0]
31422 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
31424 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
31426 parameter \A_SIGNED 1'0
31427 parameter \A_WIDTH 5'11110
31428 parameter \B_SIGNED 1'0
31429 parameter \B_WIDTH 5'11110
31430 parameter \Y_WIDTH 5'11110
31431 connect \A \gowr2_i
31432 connect \B \go_die_i
31436 assign \dst2_c_r_wr1_c 30'111111111111111111111111111111
31437 assign \dst2_c_r_wr1_c $8
31440 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
31442 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
31444 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
31446 parameter \A_SIGNED 1'0
31447 parameter \A_WIDTH 5'11110
31448 parameter \B_SIGNED 1'0
31449 parameter \B_WIDTH 5'11110
31450 parameter \Y_WIDTH 5'11110
31451 connect \A \issue_i
31452 connect \B \wr_pend_i
31455 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
31457 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
31459 parameter \A_SIGNED 1'1
31460 parameter \A_WIDTH 5'11110
31461 parameter \B_SIGNED 1'1
31462 parameter \B_WIDTH 5'11110
31463 parameter \Y_WIDTH 5'11111
31465 connect \B 30'111011111111111111111111111111
31470 assign \dst2_c_s_wr1_c 30'000000000000000000000000000000
31471 assign \dst2_c_s_wr1_c $10 [29:0]
31474 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
31476 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
31478 parameter \A_SIGNED 1'0
31479 parameter \A_WIDTH 5'11110
31480 parameter \B_SIGNED 1'0
31481 parameter \B_WIDTH 5'11110
31482 parameter \Y_WIDTH 5'11110
31483 connect \A \gord1_i
31484 connect \B \go_die_i
31488 assign \src1_c_r_rd0_c 30'111111111111111111111111111111
31489 assign \src1_c_r_rd0_c $15
31492 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
31494 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
31496 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
31498 parameter \A_SIGNED 1'0
31499 parameter \A_WIDTH 5'11110
31500 parameter \B_SIGNED 1'0
31501 parameter \B_WIDTH 5'11110
31502 parameter \Y_WIDTH 5'11110
31503 connect \A \issue_i
31504 connect \B \rd_pend_i
31507 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
31509 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
31511 parameter \A_SIGNED 1'1
31512 parameter \A_WIDTH 5'11110
31513 parameter \B_SIGNED 1'1
31514 parameter \B_WIDTH 5'11110
31515 parameter \Y_WIDTH 5'11111
31517 connect \B 30'111011111111111111111111111111
31522 assign \src1_c_s_rd0_c 30'000000000000000000000000000000
31523 assign \src1_c_s_rd0_c $17 [29:0]
31526 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
31528 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
31530 parameter \A_SIGNED 1'0
31531 parameter \A_WIDTH 5'11110
31532 parameter \B_SIGNED 1'0
31533 parameter \B_WIDTH 5'11110
31534 parameter \Y_WIDTH 5'11110
31535 connect \A \gord2_i
31536 connect \B \go_die_i
31540 assign \src2_c_r_rd1_c 30'111111111111111111111111111111
31541 assign \src2_c_r_rd1_c $22
31544 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
31546 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
31548 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
31550 parameter \A_SIGNED 1'0
31551 parameter \A_WIDTH 5'11110
31552 parameter \B_SIGNED 1'0
31553 parameter \B_WIDTH 5'11110
31554 parameter \Y_WIDTH 5'11110
31555 connect \A \issue_i
31556 connect \B \rd_pend_i
31559 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
31561 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
31563 parameter \A_SIGNED 1'1
31564 parameter \A_WIDTH 5'11110
31565 parameter \B_SIGNED 1'1
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31567 parameter \Y_WIDTH 5'11111
31569 connect \B 30'111011111111111111111111111111
31574 assign \src2_c_s_rd1_c 30'000000000000000000000000000000
31575 assign \src2_c_s_rd1_c $24 [29:0]
31578 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
31580 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
31582 parameter \A_SIGNED 1'0
31583 parameter \A_WIDTH 5'11110
31584 parameter \B_SIGNED 1'0
31585 parameter \B_WIDTH 5'11110
31586 parameter \Y_WIDTH 5'11110
31587 connect \A \gord3_i
31588 connect \B \go_die_i
31592 assign \src3_c_r_rd2_c 30'111111111111111111111111111111
31593 assign \src3_c_r_rd2_c $29
31596 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
31598 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
31600 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
31602 parameter \A_SIGNED 1'0
31603 parameter \A_WIDTH 5'11110
31604 parameter \B_SIGNED 1'0
31605 parameter \B_WIDTH 5'11110
31606 parameter \Y_WIDTH 5'11110
31607 connect \A \issue_i
31608 connect \B \rd_pend_i
31611 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
31613 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
31615 parameter \A_SIGNED 1'1
31616 parameter \A_WIDTH 5'11110
31617 parameter \B_SIGNED 1'1
31618 parameter \B_WIDTH 5'11110
31619 parameter \Y_WIDTH 5'11111
31621 connect \B 30'111011111111111111111111111111
31626 assign \src3_c_s_rd2_c 30'000000000000000000000000000000
31627 assign \src3_c_s_rd2_c $31 [29:0]
31630 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
31632 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
31634 parameter \A_SIGNED 1'0
31635 parameter \A_WIDTH 5'11110
31636 parameter \B_SIGNED 1'0
31637 parameter \B_WIDTH 5'11110
31638 parameter \Y_WIDTH 5'11110
31639 connect \A \src1_c_qlq_rd0_c
31640 connect \B \src2_c_qlq_rd1_c
31643 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
31645 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
31647 parameter \A_SIGNED 1'0
31648 parameter \A_WIDTH 5'11110
31649 parameter \B_SIGNED 1'0
31650 parameter \B_WIDTH 5'11110
31651 parameter \Y_WIDTH 5'11110
31653 connect \B \src3_c_qlq_rd2_c
31656 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
31658 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
31660 parameter \A_SIGNED 1'0
31661 parameter \A_WIDTH 5'11110
31662 parameter \Y_WIDTH 5'11110
31663 connect \A \issue_i
31666 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
31668 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
31670 parameter \A_SIGNED 1'0
31671 parameter \A_WIDTH 5'11110
31672 parameter \B_SIGNED 1'0
31673 parameter \B_WIDTH 5'11110
31674 parameter \Y_WIDTH 5'11110
31680 assign \rd_wait_o 30'000000000000000000000000000000
31681 assign \rd_wait_o $42
31684 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
31686 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
31688 parameter \A_SIGNED 1'0
31689 parameter \A_WIDTH 5'11110
31690 parameter \B_SIGNED 1'0
31691 parameter \B_WIDTH 5'11110
31692 parameter \Y_WIDTH 5'11110
31693 connect \A \dst1_c_qlq_wr0_c
31694 connect \B \dst2_c_qlq_wr1_c
31697 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
31699 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
31701 parameter \A_SIGNED 1'0
31702 parameter \A_WIDTH 5'11110
31703 parameter \Y_WIDTH 5'11110
31704 connect \A \issue_i
31707 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
31709 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
31711 parameter \A_SIGNED 1'0
31712 parameter \A_WIDTH 5'11110
31713 parameter \B_SIGNED 1'0
31714 parameter \B_WIDTH 5'11110
31715 parameter \Y_WIDTH 5'11110
31721 assign \wr_wait_o 30'000000000000000000000000000000
31722 assign \wr_wait_o $48
31726 attribute \generator "nMigen"
31727 attribute \nmigen.hierarchy "top.dm27.src1_c"
31729 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
31730 wire width 1 input 0 \rst
31731 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
31732 wire width 1 input 1 \clk
31733 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
31734 wire width 30 input 2 \r_rd0_c
31735 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
31736 wire width 30 input 3 \s_rd0_c
31737 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
31738 wire width 30 output 4 \qlq_rd0_c
31739 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
31740 wire width 30 \q_int
31741 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
31742 wire width 30 \q_int$next
31743 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
31745 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
31747 parameter \A_SIGNED 1'0
31748 parameter \A_WIDTH 5'11110
31749 parameter \Y_WIDTH 5'11110
31750 connect \A \r_rd0_c
31753 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
31755 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
31757 parameter \A_SIGNED 1'0
31758 parameter \A_WIDTH 5'11110
31759 parameter \B_SIGNED 1'0
31760 parameter \B_WIDTH 5'11110
31761 parameter \Y_WIDTH 5'11110
31766 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
31768 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
31770 parameter \A_SIGNED 1'0
31771 parameter \A_WIDTH 5'11110
31772 parameter \B_SIGNED 1'0
31773 parameter \B_WIDTH 5'11110
31774 parameter \Y_WIDTH 5'11110
31776 connect \B \s_rd0_c
31780 assign \q_int$next \q_int
31781 assign \q_int$next $5
31782 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
31785 assign \q_int$next 30'000000000000000000000000000000
31788 update \q_int 30'000000000000000000000000000000
31790 update \q_int \q_int$next
31792 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
31793 wire width 30 \q_rd0_c
31794 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
31796 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
31798 parameter \A_SIGNED 1'0
31799 parameter \A_WIDTH 5'11110
31800 parameter \Y_WIDTH 5'11110
31801 connect \A \r_rd0_c
31804 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
31806 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
31808 parameter \A_SIGNED 1'0
31809 parameter \A_WIDTH 5'11110
31810 parameter \B_SIGNED 1'0
31811 parameter \B_WIDTH 5'11110
31812 parameter \Y_WIDTH 5'11110
31817 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
31819 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
31821 parameter \A_SIGNED 1'0
31822 parameter \A_WIDTH 5'11110
31823 parameter \B_SIGNED 1'0
31824 parameter \B_WIDTH 5'11110
31825 parameter \Y_WIDTH 5'11110
31827 connect \B \s_rd0_c
31831 assign \q_rd0_c 30'000000000000000000000000000000
31832 assign \q_rd0_c $11
31835 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
31836 wire width 30 \qn_rd0_c
31837 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
31839 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
31841 parameter \A_SIGNED 1'0
31842 parameter \A_WIDTH 5'11110
31843 parameter \Y_WIDTH 5'11110
31844 connect \A \q_rd0_c
31848 assign \qn_rd0_c 30'000000000000000000000000000000
31849 assign \qn_rd0_c $13
31852 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
31854 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
31856 parameter \A_SIGNED 1'0
31857 parameter \A_WIDTH 5'11110
31858 parameter \B_SIGNED 1'0
31859 parameter \B_WIDTH 5'11110
31860 parameter \Y_WIDTH 5'11110
31861 connect \A \q_rd0_c
31866 assign \qlq_rd0_c 30'000000000000000000000000000000
31867 assign \qlq_rd0_c $15
31871 attribute \generator "nMigen"
31872 attribute \nmigen.hierarchy "top.dm27.src2_c"
31874 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
31875 wire width 1 input 0 \rst
31876 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
31877 wire width 1 input 1 \clk
31878 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
31879 wire width 30 input 2 \r_rd1_c
31880 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
31881 wire width 30 input 3 \s_rd1_c
31882 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
31883 wire width 30 output 4 \qlq_rd1_c
31884 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
31885 wire width 30 \q_int
31886 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
31887 wire width 30 \q_int$next
31888 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
31890 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
31892 parameter \A_SIGNED 1'0
31893 parameter \A_WIDTH 5'11110
31894 parameter \Y_WIDTH 5'11110
31895 connect \A \r_rd1_c
31898 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
31900 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
31902 parameter \A_SIGNED 1'0
31903 parameter \A_WIDTH 5'11110
31904 parameter \B_SIGNED 1'0
31905 parameter \B_WIDTH 5'11110
31906 parameter \Y_WIDTH 5'11110
31911 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
31913 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
31915 parameter \A_SIGNED 1'0
31916 parameter \A_WIDTH 5'11110
31917 parameter \B_SIGNED 1'0
31918 parameter \B_WIDTH 5'11110
31919 parameter \Y_WIDTH 5'11110
31921 connect \B \s_rd1_c
31925 assign \q_int$next \q_int
31926 assign \q_int$next $5
31927 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
31930 assign \q_int$next 30'000000000000000000000000000000
31933 update \q_int 30'000000000000000000000000000000
31935 update \q_int \q_int$next
31937 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
31938 wire width 30 \q_rd1_c
31939 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
31941 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
31943 parameter \A_SIGNED 1'0
31944 parameter \A_WIDTH 5'11110
31945 parameter \Y_WIDTH 5'11110
31946 connect \A \r_rd1_c
31949 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
31951 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
31953 parameter \A_SIGNED 1'0
31954 parameter \A_WIDTH 5'11110
31955 parameter \B_SIGNED 1'0
31956 parameter \B_WIDTH 5'11110
31957 parameter \Y_WIDTH 5'11110
31962 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
31964 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
31966 parameter \A_SIGNED 1'0
31967 parameter \A_WIDTH 5'11110
31968 parameter \B_SIGNED 1'0
31969 parameter \B_WIDTH 5'11110
31970 parameter \Y_WIDTH 5'11110
31972 connect \B \s_rd1_c
31976 assign \q_rd1_c 30'000000000000000000000000000000
31977 assign \q_rd1_c $11
31980 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
31981 wire width 30 \qn_rd1_c
31982 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
31984 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
31986 parameter \A_SIGNED 1'0
31987 parameter \A_WIDTH 5'11110
31988 parameter \Y_WIDTH 5'11110
31989 connect \A \q_rd1_c
31993 assign \qn_rd1_c 30'000000000000000000000000000000
31994 assign \qn_rd1_c $13
31997 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
31999 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
32001 parameter \A_SIGNED 1'0
32002 parameter \A_WIDTH 5'11110
32003 parameter \B_SIGNED 1'0
32004 parameter \B_WIDTH 5'11110
32005 parameter \Y_WIDTH 5'11110
32006 connect \A \q_rd1_c
32011 assign \qlq_rd1_c 30'000000000000000000000000000000
32012 assign \qlq_rd1_c $15
32016 attribute \generator "nMigen"
32017 attribute \nmigen.hierarchy "top.dm27.src3_c"
32019 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
32020 wire width 1 input 0 \rst
32021 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
32022 wire width 1 input 1 \clk
32023 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
32024 wire width 30 input 2 \r_rd2_c
32025 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
32026 wire width 30 input 3 \s_rd2_c
32027 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
32028 wire width 30 output 4 \qlq_rd2_c
32029 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
32030 wire width 30 \q_int
32031 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
32032 wire width 30 \q_int$next
32033 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
32035 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
32037 parameter \A_SIGNED 1'0
32038 parameter \A_WIDTH 5'11110
32039 parameter \Y_WIDTH 5'11110
32040 connect \A \r_rd2_c
32043 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
32045 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
32047 parameter \A_SIGNED 1'0
32048 parameter \A_WIDTH 5'11110
32049 parameter \B_SIGNED 1'0
32050 parameter \B_WIDTH 5'11110
32051 parameter \Y_WIDTH 5'11110
32056 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
32058 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
32060 parameter \A_SIGNED 1'0
32061 parameter \A_WIDTH 5'11110
32062 parameter \B_SIGNED 1'0
32063 parameter \B_WIDTH 5'11110
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32066 connect \B \s_rd2_c
32070 assign \q_int$next \q_int
32071 assign \q_int$next $5
32072 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
32075 assign \q_int$next 30'000000000000000000000000000000
32078 update \q_int 30'000000000000000000000000000000
32080 update \q_int \q_int$next
32082 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
32083 wire width 30 \q_rd2_c
32084 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
32086 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
32088 parameter \A_SIGNED 1'0
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32091 connect \A \r_rd2_c
32094 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
32096 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
32098 parameter \A_SIGNED 1'0
32099 parameter \A_WIDTH 5'11110
32100 parameter \B_SIGNED 1'0
32101 parameter \B_WIDTH 5'11110
32102 parameter \Y_WIDTH 5'11110
32107 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
32109 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
32111 parameter \A_SIGNED 1'0
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32113 parameter \B_SIGNED 1'0
32114 parameter \B_WIDTH 5'11110
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32117 connect \B \s_rd2_c
32121 assign \q_rd2_c 30'000000000000000000000000000000
32122 assign \q_rd2_c $11
32125 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
32126 wire width 30 \qn_rd2_c
32127 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
32129 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
32131 parameter \A_SIGNED 1'0
32132 parameter \A_WIDTH 5'11110
32133 parameter \Y_WIDTH 5'11110
32134 connect \A \q_rd2_c
32138 assign \qn_rd2_c 30'000000000000000000000000000000
32139 assign \qn_rd2_c $13
32142 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
32144 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
32146 parameter \A_SIGNED 1'0
32147 parameter \A_WIDTH 5'11110
32148 parameter \B_SIGNED 1'0
32149 parameter \B_WIDTH 5'11110
32150 parameter \Y_WIDTH 5'11110
32151 connect \A \q_rd2_c
32156 assign \qlq_rd2_c 30'000000000000000000000000000000
32157 assign \qlq_rd2_c $15
32161 attribute \generator "nMigen"
32162 attribute \nmigen.hierarchy "top.dm27.dst1_c"
32164 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
32165 wire width 1 input 0 \rst
32166 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
32167 wire width 1 input 1 \clk
32168 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
32169 wire width 30 input 2 \r_wr0_c
32170 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
32171 wire width 30 input 3 \s_wr0_c
32172 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
32173 wire width 30 output 4 \qlq_wr0_c
32174 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
32175 wire width 30 \q_int
32176 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
32177 wire width 30 \q_int$next
32178 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
32180 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
32182 parameter \A_SIGNED 1'0
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32188 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
32190 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
32192 parameter \A_SIGNED 1'0
32193 parameter \A_WIDTH 5'11110
32194 parameter \B_SIGNED 1'0
32195 parameter \B_WIDTH 5'11110
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32201 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
32203 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
32205 parameter \A_SIGNED 1'0
32206 parameter \A_WIDTH 5'11110
32207 parameter \B_SIGNED 1'0
32208 parameter \B_WIDTH 5'11110
32209 parameter \Y_WIDTH 5'11110
32211 connect \B \s_wr0_c
32215 assign \q_int$next \q_int
32216 assign \q_int$next $5
32217 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
32220 assign \q_int$next 30'000000000000000000000000000000
32223 update \q_int 30'000000000000000000000000000000
32225 update \q_int \q_int$next
32227 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
32228 wire width 30 \q_wr0_c
32229 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
32231 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
32233 parameter \A_SIGNED 1'0
32234 parameter \A_WIDTH 5'11110
32235 parameter \Y_WIDTH 5'11110
32236 connect \A \r_wr0_c
32239 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
32241 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
32243 parameter \A_SIGNED 1'0
32244 parameter \A_WIDTH 5'11110
32245 parameter \B_SIGNED 1'0
32246 parameter \B_WIDTH 5'11110
32247 parameter \Y_WIDTH 5'11110
32252 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
32254 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
32256 parameter \A_SIGNED 1'0
32257 parameter \A_WIDTH 5'11110
32258 parameter \B_SIGNED 1'0
32259 parameter \B_WIDTH 5'11110
32260 parameter \Y_WIDTH 5'11110
32262 connect \B \s_wr0_c
32266 assign \q_wr0_c 30'000000000000000000000000000000
32267 assign \q_wr0_c $11
32270 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
32271 wire width 30 \qn_wr0_c
32272 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
32274 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
32276 parameter \A_SIGNED 1'0
32277 parameter \A_WIDTH 5'11110
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32279 connect \A \q_wr0_c
32283 assign \qn_wr0_c 30'000000000000000000000000000000
32284 assign \qn_wr0_c $13
32287 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
32289 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
32291 parameter \A_SIGNED 1'0
32292 parameter \A_WIDTH 5'11110
32293 parameter \B_SIGNED 1'0
32294 parameter \B_WIDTH 5'11110
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32296 connect \A \q_wr0_c
32301 assign \qlq_wr0_c 30'000000000000000000000000000000
32302 assign \qlq_wr0_c $15
32306 attribute \generator "nMigen"
32307 attribute \nmigen.hierarchy "top.dm27.dst2_c"
32309 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
32310 wire width 1 input 0 \rst
32311 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
32312 wire width 1 input 1 \clk
32313 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
32314 wire width 30 input 2 \r_wr1_c
32315 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
32316 wire width 30 input 3 \s_wr1_c
32317 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
32318 wire width 30 output 4 \qlq_wr1_c
32319 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
32320 wire width 30 \q_int
32321 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
32322 wire width 30 \q_int$next
32323 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
32325 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
32327 parameter \A_SIGNED 1'0
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32330 connect \A \r_wr1_c
32333 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
32335 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
32337 parameter \A_SIGNED 1'0
32338 parameter \A_WIDTH 5'11110
32339 parameter \B_SIGNED 1'0
32340 parameter \B_WIDTH 5'11110
32341 parameter \Y_WIDTH 5'11110
32346 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
32348 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
32350 parameter \A_SIGNED 1'0
32351 parameter \A_WIDTH 5'11110
32352 parameter \B_SIGNED 1'0
32353 parameter \B_WIDTH 5'11110
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32356 connect \B \s_wr1_c
32360 assign \q_int$next \q_int
32361 assign \q_int$next $5
32362 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
32365 assign \q_int$next 30'000000000000000000000000000000
32368 update \q_int 30'000000000000000000000000000000
32370 update \q_int \q_int$next
32372 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
32373 wire width 30 \q_wr1_c
32374 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
32376 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
32378 parameter \A_SIGNED 1'0
32379 parameter \A_WIDTH 5'11110
32380 parameter \Y_WIDTH 5'11110
32381 connect \A \r_wr1_c
32384 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
32386 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
32388 parameter \A_SIGNED 1'0
32389 parameter \A_WIDTH 5'11110
32390 parameter \B_SIGNED 1'0
32391 parameter \B_WIDTH 5'11110
32392 parameter \Y_WIDTH 5'11110
32397 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
32399 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
32401 parameter \A_SIGNED 1'0
32402 parameter \A_WIDTH 5'11110
32403 parameter \B_SIGNED 1'0
32404 parameter \B_WIDTH 5'11110
32405 parameter \Y_WIDTH 5'11110
32407 connect \B \s_wr1_c
32411 assign \q_wr1_c 30'000000000000000000000000000000
32412 assign \q_wr1_c $11
32415 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
32416 wire width 30 \qn_wr1_c
32417 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
32419 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
32421 parameter \A_SIGNED 1'0
32422 parameter \A_WIDTH 5'11110
32423 parameter \Y_WIDTH 5'11110
32424 connect \A \q_wr1_c
32428 assign \qn_wr1_c 30'000000000000000000000000000000
32429 assign \qn_wr1_c $13
32432 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
32434 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
32436 parameter \A_SIGNED 1'0
32437 parameter \A_WIDTH 5'11110
32438 parameter \B_SIGNED 1'0
32439 parameter \B_WIDTH 5'11110
32440 parameter \Y_WIDTH 5'11110
32441 connect \A \q_wr1_c
32446 assign \qlq_wr1_c 30'000000000000000000000000000000
32447 assign \qlq_wr1_c $15
32451 attribute \generator "nMigen"
32452 attribute \nmigen.hierarchy "top.dm27"
32454 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:39"
32455 wire width 30 output 0 \rd_wait_o
32456 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
32457 wire width 30 output 1 \wr_wait_o
32458 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
32459 wire width 30 input 2 \issue_i
32460 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
32461 wire width 30 input 3 \go_die_i
32462 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
32463 wire width 30 input 4 \gord1_i
32464 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
32465 wire width 30 input 5 \gord2_i
32466 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
32467 wire width 30 input 6 \gord3_i
32468 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
32469 wire width 30 input 7 \gowr1_i
32470 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
32471 wire width 30 input 8 \gowr2_i
32472 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:19"
32473 wire width 30 input 9 \rd_pend_i
32474 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:20"
32475 wire width 30 input 10 \wr_pend_i
32476 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
32477 wire width 1 input 11 \rst
32478 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
32479 wire width 1 input 12 \clk
32480 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
32481 wire width 30 \src1_c_r_rd0_c
32482 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
32483 wire width 30 \src1_c_s_rd0_c
32484 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
32485 wire width 30 \src1_c_qlq_rd0_c
32486 cell \src1_c$131 \src1_c
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32490 connect \s_rd0_c \src1_c_s_rd0_c
32491 connect \qlq_rd0_c \src1_c_qlq_rd0_c
32493 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
32494 wire width 30 \src2_c_r_rd1_c
32495 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
32496 wire width 30 \src2_c_s_rd1_c
32497 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
32498 wire width 30 \src2_c_qlq_rd1_c
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32502 connect \r_rd1_c \src2_c_r_rd1_c
32503 connect \s_rd1_c \src2_c_s_rd1_c
32504 connect \qlq_rd1_c \src2_c_qlq_rd1_c
32506 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
32507 wire width 30 \src3_c_r_rd2_c
32508 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
32509 wire width 30 \src3_c_s_rd2_c
32510 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
32511 wire width 30 \src3_c_qlq_rd2_c
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32516 connect \s_rd2_c \src3_c_s_rd2_c
32517 connect \qlq_rd2_c \src3_c_qlq_rd2_c
32519 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
32520 wire width 30 \dst1_c_r_wr0_c
32521 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
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32523 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
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32532 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
32533 wire width 30 \dst2_c_r_wr1_c
32534 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
32535 wire width 30 \dst2_c_s_wr1_c
32536 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
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32545 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
32547 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
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32563 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
32565 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
32567 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
32569 parameter \A_SIGNED 1'0
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32575 connect \B \wr_pend_i
32578 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
32580 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
32582 parameter \A_SIGNED 1'1
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32584 parameter \B_SIGNED 1'1
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32588 connect \B 30'110111111111111111111111111111
32593 assign \dst1_c_s_wr0_c 30'000000000000000000000000000000
32594 assign \dst1_c_s_wr0_c $3 [29:0]
32597 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
32599 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
32601 parameter \A_SIGNED 1'0
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32615 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
32617 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
32619 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
32621 parameter \A_SIGNED 1'0
32622 parameter \A_WIDTH 5'11110
32623 parameter \B_SIGNED 1'0
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32627 connect \B \wr_pend_i
32630 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
32632 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
32634 parameter \A_SIGNED 1'1
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32645 assign \dst2_c_s_wr1_c 30'000000000000000000000000000000
32646 assign \dst2_c_s_wr1_c $10 [29:0]
32649 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
32651 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
32653 parameter \A_SIGNED 1'0
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32659 connect \B \go_die_i
32663 assign \src1_c_r_rd0_c 30'111111111111111111111111111111
32664 assign \src1_c_r_rd0_c $15
32667 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
32669 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
32671 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
32673 parameter \A_SIGNED 1'0
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32679 connect \B \rd_pend_i
32682 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
32684 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
32686 parameter \A_SIGNED 1'1
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32688 parameter \B_SIGNED 1'1
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32692 connect \B 30'110111111111111111111111111111
32697 assign \src1_c_s_rd0_c 30'000000000000000000000000000000
32698 assign \src1_c_s_rd0_c $17 [29:0]
32701 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
32703 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
32705 parameter \A_SIGNED 1'0
32706 parameter \A_WIDTH 5'11110
32707 parameter \B_SIGNED 1'0
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32710 connect \A \gord2_i
32711 connect \B \go_die_i
32715 assign \src2_c_r_rd1_c 30'111111111111111111111111111111
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32719 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
32721 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
32723 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
32725 parameter \A_SIGNED 1'0
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32730 connect \A \issue_i
32731 connect \B \rd_pend_i
32734 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
32736 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
32738 parameter \A_SIGNED 1'1
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32749 assign \src2_c_s_rd1_c 30'000000000000000000000000000000
32750 assign \src2_c_s_rd1_c $24 [29:0]
32753 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
32755 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
32757 parameter \A_SIGNED 1'0
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32767 assign \src3_c_r_rd2_c 30'111111111111111111111111111111
32768 assign \src3_c_r_rd2_c $29
32771 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
32773 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
32775 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
32777 parameter \A_SIGNED 1'0
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32783 connect \B \rd_pend_i
32786 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
32788 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
32790 parameter \A_SIGNED 1'1
32791 parameter \A_WIDTH 5'11110
32792 parameter \B_SIGNED 1'1
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32796 connect \B 30'110111111111111111111111111111
32801 assign \src3_c_s_rd2_c 30'000000000000000000000000000000
32802 assign \src3_c_s_rd2_c $31 [29:0]
32805 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
32807 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
32809 parameter \A_SIGNED 1'0
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32814 connect \A \src1_c_qlq_rd0_c
32815 connect \B \src2_c_qlq_rd1_c
32818 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
32820 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
32822 parameter \A_SIGNED 1'0
32823 parameter \A_WIDTH 5'11110
32824 parameter \B_SIGNED 1'0
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32828 connect \B \src3_c_qlq_rd2_c
32831 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
32833 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
32835 parameter \A_SIGNED 1'0
32836 parameter \A_WIDTH 5'11110
32837 parameter \Y_WIDTH 5'11110
32838 connect \A \issue_i
32841 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
32843 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
32845 parameter \A_SIGNED 1'0
32846 parameter \A_WIDTH 5'11110
32847 parameter \B_SIGNED 1'0
32848 parameter \B_WIDTH 5'11110
32849 parameter \Y_WIDTH 5'11110
32855 assign \rd_wait_o 30'000000000000000000000000000000
32856 assign \rd_wait_o $42
32859 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
32861 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
32863 parameter \A_SIGNED 1'0
32864 parameter \A_WIDTH 5'11110
32865 parameter \B_SIGNED 1'0
32866 parameter \B_WIDTH 5'11110
32867 parameter \Y_WIDTH 5'11110
32868 connect \A \dst1_c_qlq_wr0_c
32869 connect \B \dst2_c_qlq_wr1_c
32872 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
32874 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
32876 parameter \A_SIGNED 1'0
32877 parameter \A_WIDTH 5'11110
32878 parameter \Y_WIDTH 5'11110
32879 connect \A \issue_i
32882 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
32884 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
32886 parameter \A_SIGNED 1'0
32887 parameter \A_WIDTH 5'11110
32888 parameter \B_SIGNED 1'0
32889 parameter \B_WIDTH 5'11110
32890 parameter \Y_WIDTH 5'11110
32896 assign \wr_wait_o 30'000000000000000000000000000000
32897 assign \wr_wait_o $48
32901 attribute \generator "nMigen"
32902 attribute \nmigen.hierarchy "top.dm28.src1_c"
32904 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
32905 wire width 1 input 0 \rst
32906 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
32907 wire width 1 input 1 \clk
32908 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
32909 wire width 30 input 2 \r_rd0_c
32910 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
32911 wire width 30 input 3 \s_rd0_c
32912 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
32913 wire width 30 output 4 \qlq_rd0_c
32914 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
32915 wire width 30 \q_int
32916 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
32917 wire width 30 \q_int$next
32918 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
32920 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
32922 parameter \A_SIGNED 1'0
32923 parameter \A_WIDTH 5'11110
32924 parameter \Y_WIDTH 5'11110
32925 connect \A \r_rd0_c
32928 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
32930 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
32932 parameter \A_SIGNED 1'0
32933 parameter \A_WIDTH 5'11110
32934 parameter \B_SIGNED 1'0
32935 parameter \B_WIDTH 5'11110
32936 parameter \Y_WIDTH 5'11110
32941 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
32943 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
32945 parameter \A_SIGNED 1'0
32946 parameter \A_WIDTH 5'11110
32947 parameter \B_SIGNED 1'0
32948 parameter \B_WIDTH 5'11110
32949 parameter \Y_WIDTH 5'11110
32951 connect \B \s_rd0_c
32955 assign \q_int$next \q_int
32956 assign \q_int$next $5
32957 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
32960 assign \q_int$next 30'000000000000000000000000000000
32963 update \q_int 30'000000000000000000000000000000
32965 update \q_int \q_int$next
32967 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
32968 wire width 30 \q_rd0_c
32969 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
32971 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
32973 parameter \A_SIGNED 1'0
32974 parameter \A_WIDTH 5'11110
32975 parameter \Y_WIDTH 5'11110
32976 connect \A \r_rd0_c
32979 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
32981 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
32983 parameter \A_SIGNED 1'0
32984 parameter \A_WIDTH 5'11110
32985 parameter \B_SIGNED 1'0
32986 parameter \B_WIDTH 5'11110
32987 parameter \Y_WIDTH 5'11110
32992 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
32994 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
32996 parameter \A_SIGNED 1'0
32997 parameter \A_WIDTH 5'11110
32998 parameter \B_SIGNED 1'0
32999 parameter \B_WIDTH 5'11110
33000 parameter \Y_WIDTH 5'11110
33002 connect \B \s_rd0_c
33006 assign \q_rd0_c 30'000000000000000000000000000000
33007 assign \q_rd0_c $11
33010 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
33011 wire width 30 \qn_rd0_c
33012 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
33014 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
33016 parameter \A_SIGNED 1'0
33017 parameter \A_WIDTH 5'11110
33018 parameter \Y_WIDTH 5'11110
33019 connect \A \q_rd0_c
33023 assign \qn_rd0_c 30'000000000000000000000000000000
33024 assign \qn_rd0_c $13
33027 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
33029 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
33031 parameter \A_SIGNED 1'0
33032 parameter \A_WIDTH 5'11110
33033 parameter \B_SIGNED 1'0
33034 parameter \B_WIDTH 5'11110
33035 parameter \Y_WIDTH 5'11110
33036 connect \A \q_rd0_c
33041 assign \qlq_rd0_c 30'000000000000000000000000000000
33042 assign \qlq_rd0_c $15
33046 attribute \generator "nMigen"
33047 attribute \nmigen.hierarchy "top.dm28.src2_c"
33049 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
33050 wire width 1 input 0 \rst
33051 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
33052 wire width 1 input 1 \clk
33053 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
33054 wire width 30 input 2 \r_rd1_c
33055 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
33056 wire width 30 input 3 \s_rd1_c
33057 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
33058 wire width 30 output 4 \qlq_rd1_c
33059 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
33060 wire width 30 \q_int
33061 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
33062 wire width 30 \q_int$next
33063 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
33065 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
33067 parameter \A_SIGNED 1'0
33068 parameter \A_WIDTH 5'11110
33069 parameter \Y_WIDTH 5'11110
33070 connect \A \r_rd1_c
33073 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
33075 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
33077 parameter \A_SIGNED 1'0
33078 parameter \A_WIDTH 5'11110
33079 parameter \B_SIGNED 1'0
33080 parameter \B_WIDTH 5'11110
33081 parameter \Y_WIDTH 5'11110
33086 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
33088 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
33090 parameter \A_SIGNED 1'0
33091 parameter \A_WIDTH 5'11110
33092 parameter \B_SIGNED 1'0
33093 parameter \B_WIDTH 5'11110
33094 parameter \Y_WIDTH 5'11110
33096 connect \B \s_rd1_c
33100 assign \q_int$next \q_int
33101 assign \q_int$next $5
33102 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
33105 assign \q_int$next 30'000000000000000000000000000000
33108 update \q_int 30'000000000000000000000000000000
33110 update \q_int \q_int$next
33112 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
33113 wire width 30 \q_rd1_c
33114 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
33116 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
33118 parameter \A_SIGNED 1'0
33119 parameter \A_WIDTH 5'11110
33120 parameter \Y_WIDTH 5'11110
33121 connect \A \r_rd1_c
33124 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
33126 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
33128 parameter \A_SIGNED 1'0
33129 parameter \A_WIDTH 5'11110
33130 parameter \B_SIGNED 1'0
33131 parameter \B_WIDTH 5'11110
33132 parameter \Y_WIDTH 5'11110
33137 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
33139 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
33141 parameter \A_SIGNED 1'0
33142 parameter \A_WIDTH 5'11110
33143 parameter \B_SIGNED 1'0
33144 parameter \B_WIDTH 5'11110
33145 parameter \Y_WIDTH 5'11110
33147 connect \B \s_rd1_c
33151 assign \q_rd1_c 30'000000000000000000000000000000
33152 assign \q_rd1_c $11
33155 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
33156 wire width 30 \qn_rd1_c
33157 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
33159 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
33161 parameter \A_SIGNED 1'0
33162 parameter \A_WIDTH 5'11110
33163 parameter \Y_WIDTH 5'11110
33164 connect \A \q_rd1_c
33168 assign \qn_rd1_c 30'000000000000000000000000000000
33169 assign \qn_rd1_c $13
33172 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
33174 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
33176 parameter \A_SIGNED 1'0
33177 parameter \A_WIDTH 5'11110
33178 parameter \B_SIGNED 1'0
33179 parameter \B_WIDTH 5'11110
33180 parameter \Y_WIDTH 5'11110
33181 connect \A \q_rd1_c
33186 assign \qlq_rd1_c 30'000000000000000000000000000000
33187 assign \qlq_rd1_c $15
33191 attribute \generator "nMigen"
33192 attribute \nmigen.hierarchy "top.dm28.src3_c"
33194 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
33195 wire width 1 input 0 \rst
33196 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
33197 wire width 1 input 1 \clk
33198 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
33199 wire width 30 input 2 \r_rd2_c
33200 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
33201 wire width 30 input 3 \s_rd2_c
33202 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
33203 wire width 30 output 4 \qlq_rd2_c
33204 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
33205 wire width 30 \q_int
33206 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
33207 wire width 30 \q_int$next
33208 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
33210 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
33212 parameter \A_SIGNED 1'0
33213 parameter \A_WIDTH 5'11110
33214 parameter \Y_WIDTH 5'11110
33215 connect \A \r_rd2_c
33218 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
33220 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
33222 parameter \A_SIGNED 1'0
33223 parameter \A_WIDTH 5'11110
33224 parameter \B_SIGNED 1'0
33225 parameter \B_WIDTH 5'11110
33226 parameter \Y_WIDTH 5'11110
33231 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
33233 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
33235 parameter \A_SIGNED 1'0
33236 parameter \A_WIDTH 5'11110
33237 parameter \B_SIGNED 1'0
33238 parameter \B_WIDTH 5'11110
33239 parameter \Y_WIDTH 5'11110
33241 connect \B \s_rd2_c
33245 assign \q_int$next \q_int
33246 assign \q_int$next $5
33247 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
33250 assign \q_int$next 30'000000000000000000000000000000
33253 update \q_int 30'000000000000000000000000000000
33255 update \q_int \q_int$next
33257 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
33258 wire width 30 \q_rd2_c
33259 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
33261 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
33263 parameter \A_SIGNED 1'0
33264 parameter \A_WIDTH 5'11110
33265 parameter \Y_WIDTH 5'11110
33266 connect \A \r_rd2_c
33269 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
33271 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
33273 parameter \A_SIGNED 1'0
33274 parameter \A_WIDTH 5'11110
33275 parameter \B_SIGNED 1'0
33276 parameter \B_WIDTH 5'11110
33277 parameter \Y_WIDTH 5'11110
33282 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
33284 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
33286 parameter \A_SIGNED 1'0
33287 parameter \A_WIDTH 5'11110
33288 parameter \B_SIGNED 1'0
33289 parameter \B_WIDTH 5'11110
33290 parameter \Y_WIDTH 5'11110
33292 connect \B \s_rd2_c
33296 assign \q_rd2_c 30'000000000000000000000000000000
33297 assign \q_rd2_c $11
33300 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
33301 wire width 30 \qn_rd2_c
33302 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
33304 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
33306 parameter \A_SIGNED 1'0
33307 parameter \A_WIDTH 5'11110
33308 parameter \Y_WIDTH 5'11110
33309 connect \A \q_rd2_c
33313 assign \qn_rd2_c 30'000000000000000000000000000000
33314 assign \qn_rd2_c $13
33317 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
33319 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
33321 parameter \A_SIGNED 1'0
33322 parameter \A_WIDTH 5'11110
33323 parameter \B_SIGNED 1'0
33324 parameter \B_WIDTH 5'11110
33325 parameter \Y_WIDTH 5'11110
33326 connect \A \q_rd2_c
33331 assign \qlq_rd2_c 30'000000000000000000000000000000
33332 assign \qlq_rd2_c $15
33336 attribute \generator "nMigen"
33337 attribute \nmigen.hierarchy "top.dm28.dst1_c"
33339 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
33340 wire width 1 input 0 \rst
33341 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
33342 wire width 1 input 1 \clk
33343 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
33344 wire width 30 input 2 \r_wr0_c
33345 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
33346 wire width 30 input 3 \s_wr0_c
33347 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
33348 wire width 30 output 4 \qlq_wr0_c
33349 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
33350 wire width 30 \q_int
33351 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
33352 wire width 30 \q_int$next
33353 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
33355 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
33357 parameter \A_SIGNED 1'0
33358 parameter \A_WIDTH 5'11110
33359 parameter \Y_WIDTH 5'11110
33360 connect \A \r_wr0_c
33363 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
33365 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
33367 parameter \A_SIGNED 1'0
33368 parameter \A_WIDTH 5'11110
33369 parameter \B_SIGNED 1'0
33370 parameter \B_WIDTH 5'11110
33371 parameter \Y_WIDTH 5'11110
33376 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
33378 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
33380 parameter \A_SIGNED 1'0
33381 parameter \A_WIDTH 5'11110
33382 parameter \B_SIGNED 1'0
33383 parameter \B_WIDTH 5'11110
33384 parameter \Y_WIDTH 5'11110
33386 connect \B \s_wr0_c
33390 assign \q_int$next \q_int
33391 assign \q_int$next $5
33392 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
33395 assign \q_int$next 30'000000000000000000000000000000
33398 update \q_int 30'000000000000000000000000000000
33400 update \q_int \q_int$next
33402 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
33403 wire width 30 \q_wr0_c
33404 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
33406 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
33408 parameter \A_SIGNED 1'0
33409 parameter \A_WIDTH 5'11110
33410 parameter \Y_WIDTH 5'11110
33411 connect \A \r_wr0_c
33414 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
33416 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
33418 parameter \A_SIGNED 1'0
33419 parameter \A_WIDTH 5'11110
33420 parameter \B_SIGNED 1'0
33421 parameter \B_WIDTH 5'11110
33422 parameter \Y_WIDTH 5'11110
33427 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
33429 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
33431 parameter \A_SIGNED 1'0
33432 parameter \A_WIDTH 5'11110
33433 parameter \B_SIGNED 1'0
33434 parameter \B_WIDTH 5'11110
33435 parameter \Y_WIDTH 5'11110
33437 connect \B \s_wr0_c
33441 assign \q_wr0_c 30'000000000000000000000000000000
33442 assign \q_wr0_c $11
33445 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
33446 wire width 30 \qn_wr0_c
33447 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
33449 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
33451 parameter \A_SIGNED 1'0
33452 parameter \A_WIDTH 5'11110
33453 parameter \Y_WIDTH 5'11110
33454 connect \A \q_wr0_c
33458 assign \qn_wr0_c 30'000000000000000000000000000000
33459 assign \qn_wr0_c $13
33462 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
33464 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
33466 parameter \A_SIGNED 1'0
33467 parameter \A_WIDTH 5'11110
33468 parameter \B_SIGNED 1'0
33469 parameter \B_WIDTH 5'11110
33470 parameter \Y_WIDTH 5'11110
33471 connect \A \q_wr0_c
33476 assign \qlq_wr0_c 30'000000000000000000000000000000
33477 assign \qlq_wr0_c $15
33481 attribute \generator "nMigen"
33482 attribute \nmigen.hierarchy "top.dm28.dst2_c"
33484 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
33485 wire width 1 input 0 \rst
33486 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
33487 wire width 1 input 1 \clk
33488 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
33489 wire width 30 input 2 \r_wr1_c
33490 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
33491 wire width 30 input 3 \s_wr1_c
33492 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
33493 wire width 30 output 4 \qlq_wr1_c
33494 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
33495 wire width 30 \q_int
33496 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
33497 wire width 30 \q_int$next
33498 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
33500 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
33502 parameter \A_SIGNED 1'0
33503 parameter \A_WIDTH 5'11110
33504 parameter \Y_WIDTH 5'11110
33505 connect \A \r_wr1_c
33508 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
33510 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
33512 parameter \A_SIGNED 1'0
33513 parameter \A_WIDTH 5'11110
33514 parameter \B_SIGNED 1'0
33515 parameter \B_WIDTH 5'11110
33516 parameter \Y_WIDTH 5'11110
33521 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
33523 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
33525 parameter \A_SIGNED 1'0
33526 parameter \A_WIDTH 5'11110
33527 parameter \B_SIGNED 1'0
33528 parameter \B_WIDTH 5'11110
33529 parameter \Y_WIDTH 5'11110
33531 connect \B \s_wr1_c
33535 assign \q_int$next \q_int
33536 assign \q_int$next $5
33537 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
33540 assign \q_int$next 30'000000000000000000000000000000
33543 update \q_int 30'000000000000000000000000000000
33545 update \q_int \q_int$next
33547 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
33548 wire width 30 \q_wr1_c
33549 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
33551 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
33553 parameter \A_SIGNED 1'0
33554 parameter \A_WIDTH 5'11110
33555 parameter \Y_WIDTH 5'11110
33556 connect \A \r_wr1_c
33559 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
33561 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
33563 parameter \A_SIGNED 1'0
33564 parameter \A_WIDTH 5'11110
33565 parameter \B_SIGNED 1'0
33566 parameter \B_WIDTH 5'11110
33567 parameter \Y_WIDTH 5'11110
33572 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
33574 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
33576 parameter \A_SIGNED 1'0
33577 parameter \A_WIDTH 5'11110
33578 parameter \B_SIGNED 1'0
33579 parameter \B_WIDTH 5'11110
33580 parameter \Y_WIDTH 5'11110
33582 connect \B \s_wr1_c
33586 assign \q_wr1_c 30'000000000000000000000000000000
33587 assign \q_wr1_c $11
33590 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
33591 wire width 30 \qn_wr1_c
33592 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
33594 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
33596 parameter \A_SIGNED 1'0
33597 parameter \A_WIDTH 5'11110
33598 parameter \Y_WIDTH 5'11110
33599 connect \A \q_wr1_c
33603 assign \qn_wr1_c 30'000000000000000000000000000000
33604 assign \qn_wr1_c $13
33607 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
33609 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
33611 parameter \A_SIGNED 1'0
33612 parameter \A_WIDTH 5'11110
33613 parameter \B_SIGNED 1'0
33614 parameter \B_WIDTH 5'11110
33615 parameter \Y_WIDTH 5'11110
33616 connect \A \q_wr1_c
33621 assign \qlq_wr1_c 30'000000000000000000000000000000
33622 assign \qlq_wr1_c $15
33626 attribute \generator "nMigen"
33627 attribute \nmigen.hierarchy "top.dm28"
33629 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:39"
33630 wire width 30 output 0 \rd_wait_o
33631 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
33632 wire width 30 output 1 \wr_wait_o
33633 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
33634 wire width 30 input 2 \issue_i
33635 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
33636 wire width 30 input 3 \go_die_i
33637 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
33638 wire width 30 input 4 \gord1_i
33639 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
33640 wire width 30 input 5 \gord2_i
33641 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
33642 wire width 30 input 6 \gord3_i
33643 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
33644 wire width 30 input 7 \gowr1_i
33645 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
33646 wire width 30 input 8 \gowr2_i
33647 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:19"
33648 wire width 30 input 9 \rd_pend_i
33649 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:20"
33650 wire width 30 input 10 \wr_pend_i
33651 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
33652 wire width 1 input 11 \rst
33653 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
33654 wire width 1 input 12 \clk
33655 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
33656 wire width 30 \src1_c_r_rd0_c
33657 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
33658 wire width 30 \src1_c_s_rd0_c
33659 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
33660 wire width 30 \src1_c_qlq_rd0_c
33661 cell \src1_c$136 \src1_c
33664 connect \r_rd0_c \src1_c_r_rd0_c
33665 connect \s_rd0_c \src1_c_s_rd0_c
33666 connect \qlq_rd0_c \src1_c_qlq_rd0_c
33668 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
33669 wire width 30 \src2_c_r_rd1_c
33670 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
33671 wire width 30 \src2_c_s_rd1_c
33672 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
33673 wire width 30 \src2_c_qlq_rd1_c
33674 cell \src2_c$137 \src2_c
33677 connect \r_rd1_c \src2_c_r_rd1_c
33678 connect \s_rd1_c \src2_c_s_rd1_c
33679 connect \qlq_rd1_c \src2_c_qlq_rd1_c
33681 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
33682 wire width 30 \src3_c_r_rd2_c
33683 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
33684 wire width 30 \src3_c_s_rd2_c
33685 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
33686 wire width 30 \src3_c_qlq_rd2_c
33687 cell \src3_c$138 \src3_c
33690 connect \r_rd2_c \src3_c_r_rd2_c
33691 connect \s_rd2_c \src3_c_s_rd2_c
33692 connect \qlq_rd2_c \src3_c_qlq_rd2_c
33694 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
33695 wire width 30 \dst1_c_r_wr0_c
33696 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
33697 wire width 30 \dst1_c_s_wr0_c
33698 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
33699 wire width 30 \dst1_c_qlq_wr0_c
33700 cell \dst1_c$139 \dst1_c
33703 connect \r_wr0_c \dst1_c_r_wr0_c
33704 connect \s_wr0_c \dst1_c_s_wr0_c
33705 connect \qlq_wr0_c \dst1_c_qlq_wr0_c
33707 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
33708 wire width 30 \dst2_c_r_wr1_c
33709 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
33710 wire width 30 \dst2_c_s_wr1_c
33711 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
33712 wire width 30 \dst2_c_qlq_wr1_c
33713 cell \dst2_c$140 \dst2_c
33716 connect \r_wr1_c \dst2_c_r_wr1_c
33717 connect \s_wr1_c \dst2_c_s_wr1_c
33718 connect \qlq_wr1_c \dst2_c_qlq_wr1_c
33720 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
33722 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
33724 parameter \A_SIGNED 1'0
33725 parameter \A_WIDTH 5'11110
33726 parameter \B_SIGNED 1'0
33727 parameter \B_WIDTH 5'11110
33728 parameter \Y_WIDTH 5'11110
33729 connect \A \gowr1_i
33730 connect \B \go_die_i
33734 assign \dst1_c_r_wr0_c 30'111111111111111111111111111111
33735 assign \dst1_c_r_wr0_c $1
33738 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
33740 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
33742 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
33744 parameter \A_SIGNED 1'0
33745 parameter \A_WIDTH 5'11110
33746 parameter \B_SIGNED 1'0
33747 parameter \B_WIDTH 5'11110
33748 parameter \Y_WIDTH 5'11110
33749 connect \A \issue_i
33750 connect \B \wr_pend_i
33753 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
33755 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
33757 parameter \A_SIGNED 1'1
33758 parameter \A_WIDTH 5'11110
33759 parameter \B_SIGNED 1'1
33760 parameter \B_WIDTH 5'11110
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33763 connect \B 30'101111111111111111111111111111
33768 assign \dst1_c_s_wr0_c 30'000000000000000000000000000000
33769 assign \dst1_c_s_wr0_c $3 [29:0]
33772 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
33774 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
33776 parameter \A_SIGNED 1'0
33777 parameter \A_WIDTH 5'11110
33778 parameter \B_SIGNED 1'0
33779 parameter \B_WIDTH 5'11110
33780 parameter \Y_WIDTH 5'11110
33781 connect \A \gowr2_i
33782 connect \B \go_die_i
33786 assign \dst2_c_r_wr1_c 30'111111111111111111111111111111
33787 assign \dst2_c_r_wr1_c $8
33790 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
33792 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
33794 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
33796 parameter \A_SIGNED 1'0
33797 parameter \A_WIDTH 5'11110
33798 parameter \B_SIGNED 1'0
33799 parameter \B_WIDTH 5'11110
33800 parameter \Y_WIDTH 5'11110
33801 connect \A \issue_i
33802 connect \B \wr_pend_i
33805 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
33807 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
33809 parameter \A_SIGNED 1'1
33810 parameter \A_WIDTH 5'11110
33811 parameter \B_SIGNED 1'1
33812 parameter \B_WIDTH 5'11110
33813 parameter \Y_WIDTH 5'11111
33815 connect \B 30'101111111111111111111111111111
33820 assign \dst2_c_s_wr1_c 30'000000000000000000000000000000
33821 assign \dst2_c_s_wr1_c $10 [29:0]
33824 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
33826 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
33828 parameter \A_SIGNED 1'0
33829 parameter \A_WIDTH 5'11110
33830 parameter \B_SIGNED 1'0
33831 parameter \B_WIDTH 5'11110
33832 parameter \Y_WIDTH 5'11110
33833 connect \A \gord1_i
33834 connect \B \go_die_i
33838 assign \src1_c_r_rd0_c 30'111111111111111111111111111111
33839 assign \src1_c_r_rd0_c $15
33842 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
33844 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
33846 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
33848 parameter \A_SIGNED 1'0
33849 parameter \A_WIDTH 5'11110
33850 parameter \B_SIGNED 1'0
33851 parameter \B_WIDTH 5'11110
33852 parameter \Y_WIDTH 5'11110
33853 connect \A \issue_i
33854 connect \B \rd_pend_i
33857 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
33859 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
33861 parameter \A_SIGNED 1'1
33862 parameter \A_WIDTH 5'11110
33863 parameter \B_SIGNED 1'1
33864 parameter \B_WIDTH 5'11110
33865 parameter \Y_WIDTH 5'11111
33867 connect \B 30'101111111111111111111111111111
33872 assign \src1_c_s_rd0_c 30'000000000000000000000000000000
33873 assign \src1_c_s_rd0_c $17 [29:0]
33876 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
33878 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
33880 parameter \A_SIGNED 1'0
33881 parameter \A_WIDTH 5'11110
33882 parameter \B_SIGNED 1'0
33883 parameter \B_WIDTH 5'11110
33884 parameter \Y_WIDTH 5'11110
33885 connect \A \gord2_i
33886 connect \B \go_die_i
33890 assign \src2_c_r_rd1_c 30'111111111111111111111111111111
33891 assign \src2_c_r_rd1_c $22
33894 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
33896 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
33898 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
33900 parameter \A_SIGNED 1'0
33901 parameter \A_WIDTH 5'11110
33902 parameter \B_SIGNED 1'0
33903 parameter \B_WIDTH 5'11110
33904 parameter \Y_WIDTH 5'11110
33905 connect \A \issue_i
33906 connect \B \rd_pend_i
33909 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
33911 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
33913 parameter \A_SIGNED 1'1
33914 parameter \A_WIDTH 5'11110
33915 parameter \B_SIGNED 1'1
33916 parameter \B_WIDTH 5'11110
33917 parameter \Y_WIDTH 5'11111
33919 connect \B 30'101111111111111111111111111111
33924 assign \src2_c_s_rd1_c 30'000000000000000000000000000000
33925 assign \src2_c_s_rd1_c $24 [29:0]
33928 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
33930 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
33932 parameter \A_SIGNED 1'0
33933 parameter \A_WIDTH 5'11110
33934 parameter \B_SIGNED 1'0
33935 parameter \B_WIDTH 5'11110
33936 parameter \Y_WIDTH 5'11110
33937 connect \A \gord3_i
33938 connect \B \go_die_i
33942 assign \src3_c_r_rd2_c 30'111111111111111111111111111111
33943 assign \src3_c_r_rd2_c $29
33946 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
33948 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
33950 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
33952 parameter \A_SIGNED 1'0
33953 parameter \A_WIDTH 5'11110
33954 parameter \B_SIGNED 1'0
33955 parameter \B_WIDTH 5'11110
33956 parameter \Y_WIDTH 5'11110
33957 connect \A \issue_i
33958 connect \B \rd_pend_i
33961 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
33963 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
33965 parameter \A_SIGNED 1'1
33966 parameter \A_WIDTH 5'11110
33967 parameter \B_SIGNED 1'1
33968 parameter \B_WIDTH 5'11110
33969 parameter \Y_WIDTH 5'11111
33971 connect \B 30'101111111111111111111111111111
33976 assign \src3_c_s_rd2_c 30'000000000000000000000000000000
33977 assign \src3_c_s_rd2_c $31 [29:0]
33980 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
33982 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
33984 parameter \A_SIGNED 1'0
33985 parameter \A_WIDTH 5'11110
33986 parameter \B_SIGNED 1'0
33987 parameter \B_WIDTH 5'11110
33988 parameter \Y_WIDTH 5'11110
33989 connect \A \src1_c_qlq_rd0_c
33990 connect \B \src2_c_qlq_rd1_c
33993 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
33995 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
33997 parameter \A_SIGNED 1'0
33998 parameter \A_WIDTH 5'11110
33999 parameter \B_SIGNED 1'0
34000 parameter \B_WIDTH 5'11110
34001 parameter \Y_WIDTH 5'11110
34003 connect \B \src3_c_qlq_rd2_c
34006 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
34008 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
34010 parameter \A_SIGNED 1'0
34011 parameter \A_WIDTH 5'11110
34012 parameter \Y_WIDTH 5'11110
34013 connect \A \issue_i
34016 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
34018 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
34020 parameter \A_SIGNED 1'0
34021 parameter \A_WIDTH 5'11110
34022 parameter \B_SIGNED 1'0
34023 parameter \B_WIDTH 5'11110
34024 parameter \Y_WIDTH 5'11110
34030 assign \rd_wait_o 30'000000000000000000000000000000
34031 assign \rd_wait_o $42
34034 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
34036 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
34038 parameter \A_SIGNED 1'0
34039 parameter \A_WIDTH 5'11110
34040 parameter \B_SIGNED 1'0
34041 parameter \B_WIDTH 5'11110
34042 parameter \Y_WIDTH 5'11110
34043 connect \A \dst1_c_qlq_wr0_c
34044 connect \B \dst2_c_qlq_wr1_c
34047 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
34049 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
34051 parameter \A_SIGNED 1'0
34052 parameter \A_WIDTH 5'11110
34053 parameter \Y_WIDTH 5'11110
34054 connect \A \issue_i
34057 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
34059 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
34061 parameter \A_SIGNED 1'0
34062 parameter \A_WIDTH 5'11110
34063 parameter \B_SIGNED 1'0
34064 parameter \B_WIDTH 5'11110
34065 parameter \Y_WIDTH 5'11110
34071 assign \wr_wait_o 30'000000000000000000000000000000
34072 assign \wr_wait_o $48
34076 attribute \generator "nMigen"
34077 attribute \nmigen.hierarchy "top.dm29.src1_c"
34079 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
34080 wire width 1 input 0 \rst
34081 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
34082 wire width 1 input 1 \clk
34083 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
34084 wire width 30 input 2 \r_rd0_c
34085 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
34086 wire width 30 input 3 \s_rd0_c
34087 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
34088 wire width 30 output 4 \qlq_rd0_c
34089 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
34090 wire width 30 \q_int
34091 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
34092 wire width 30 \q_int$next
34093 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
34095 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
34097 parameter \A_SIGNED 1'0
34098 parameter \A_WIDTH 5'11110
34099 parameter \Y_WIDTH 5'11110
34100 connect \A \r_rd0_c
34103 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
34105 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
34107 parameter \A_SIGNED 1'0
34108 parameter \A_WIDTH 5'11110
34109 parameter \B_SIGNED 1'0
34110 parameter \B_WIDTH 5'11110
34111 parameter \Y_WIDTH 5'11110
34116 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
34118 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
34120 parameter \A_SIGNED 1'0
34121 parameter \A_WIDTH 5'11110
34122 parameter \B_SIGNED 1'0
34123 parameter \B_WIDTH 5'11110
34124 parameter \Y_WIDTH 5'11110
34126 connect \B \s_rd0_c
34130 assign \q_int$next \q_int
34131 assign \q_int$next $5
34132 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
34135 assign \q_int$next 30'000000000000000000000000000000
34138 update \q_int 30'000000000000000000000000000000
34140 update \q_int \q_int$next
34142 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
34143 wire width 30 \q_rd0_c
34144 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
34146 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
34148 parameter \A_SIGNED 1'0
34149 parameter \A_WIDTH 5'11110
34150 parameter \Y_WIDTH 5'11110
34151 connect \A \r_rd0_c
34154 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
34156 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
34158 parameter \A_SIGNED 1'0
34159 parameter \A_WIDTH 5'11110
34160 parameter \B_SIGNED 1'0
34161 parameter \B_WIDTH 5'11110
34162 parameter \Y_WIDTH 5'11110
34167 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
34169 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
34171 parameter \A_SIGNED 1'0
34172 parameter \A_WIDTH 5'11110
34173 parameter \B_SIGNED 1'0
34174 parameter \B_WIDTH 5'11110
34175 parameter \Y_WIDTH 5'11110
34177 connect \B \s_rd0_c
34181 assign \q_rd0_c 30'000000000000000000000000000000
34182 assign \q_rd0_c $11
34185 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
34186 wire width 30 \qn_rd0_c
34187 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
34189 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
34191 parameter \A_SIGNED 1'0
34192 parameter \A_WIDTH 5'11110
34193 parameter \Y_WIDTH 5'11110
34194 connect \A \q_rd0_c
34198 assign \qn_rd0_c 30'000000000000000000000000000000
34199 assign \qn_rd0_c $13
34202 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
34204 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
34206 parameter \A_SIGNED 1'0
34207 parameter \A_WIDTH 5'11110
34208 parameter \B_SIGNED 1'0
34209 parameter \B_WIDTH 5'11110
34210 parameter \Y_WIDTH 5'11110
34211 connect \A \q_rd0_c
34216 assign \qlq_rd0_c 30'000000000000000000000000000000
34217 assign \qlq_rd0_c $15
34221 attribute \generator "nMigen"
34222 attribute \nmigen.hierarchy "top.dm29.src2_c"
34224 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
34225 wire width 1 input 0 \rst
34226 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
34227 wire width 1 input 1 \clk
34228 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
34229 wire width 30 input 2 \r_rd1_c
34230 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
34231 wire width 30 input 3 \s_rd1_c
34232 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
34233 wire width 30 output 4 \qlq_rd1_c
34234 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
34235 wire width 30 \q_int
34236 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
34237 wire width 30 \q_int$next
34238 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
34240 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
34242 parameter \A_SIGNED 1'0
34243 parameter \A_WIDTH 5'11110
34244 parameter \Y_WIDTH 5'11110
34245 connect \A \r_rd1_c
34248 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
34250 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
34252 parameter \A_SIGNED 1'0
34253 parameter \A_WIDTH 5'11110
34254 parameter \B_SIGNED 1'0
34255 parameter \B_WIDTH 5'11110
34256 parameter \Y_WIDTH 5'11110
34261 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
34263 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
34265 parameter \A_SIGNED 1'0
34266 parameter \A_WIDTH 5'11110
34267 parameter \B_SIGNED 1'0
34268 parameter \B_WIDTH 5'11110
34269 parameter \Y_WIDTH 5'11110
34271 connect \B \s_rd1_c
34275 assign \q_int$next \q_int
34276 assign \q_int$next $5
34277 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
34280 assign \q_int$next 30'000000000000000000000000000000
34283 update \q_int 30'000000000000000000000000000000
34285 update \q_int \q_int$next
34287 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
34288 wire width 30 \q_rd1_c
34289 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
34291 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
34293 parameter \A_SIGNED 1'0
34294 parameter \A_WIDTH 5'11110
34295 parameter \Y_WIDTH 5'11110
34296 connect \A \r_rd1_c
34299 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
34301 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
34303 parameter \A_SIGNED 1'0
34304 parameter \A_WIDTH 5'11110
34305 parameter \B_SIGNED 1'0
34306 parameter \B_WIDTH 5'11110
34307 parameter \Y_WIDTH 5'11110
34312 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
34314 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
34316 parameter \A_SIGNED 1'0
34317 parameter \A_WIDTH 5'11110
34318 parameter \B_SIGNED 1'0
34319 parameter \B_WIDTH 5'11110
34320 parameter \Y_WIDTH 5'11110
34322 connect \B \s_rd1_c
34326 assign \q_rd1_c 30'000000000000000000000000000000
34327 assign \q_rd1_c $11
34330 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
34331 wire width 30 \qn_rd1_c
34332 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
34334 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
34336 parameter \A_SIGNED 1'0
34337 parameter \A_WIDTH 5'11110
34338 parameter \Y_WIDTH 5'11110
34339 connect \A \q_rd1_c
34343 assign \qn_rd1_c 30'000000000000000000000000000000
34344 assign \qn_rd1_c $13
34347 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
34349 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
34351 parameter \A_SIGNED 1'0
34352 parameter \A_WIDTH 5'11110
34353 parameter \B_SIGNED 1'0
34354 parameter \B_WIDTH 5'11110
34355 parameter \Y_WIDTH 5'11110
34356 connect \A \q_rd1_c
34361 assign \qlq_rd1_c 30'000000000000000000000000000000
34362 assign \qlq_rd1_c $15
34366 attribute \generator "nMigen"
34367 attribute \nmigen.hierarchy "top.dm29.src3_c"
34369 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
34370 wire width 1 input 0 \rst
34371 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
34372 wire width 1 input 1 \clk
34373 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
34374 wire width 30 input 2 \r_rd2_c
34375 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
34376 wire width 30 input 3 \s_rd2_c
34377 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
34378 wire width 30 output 4 \qlq_rd2_c
34379 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
34380 wire width 30 \q_int
34381 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
34382 wire width 30 \q_int$next
34383 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
34385 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
34387 parameter \A_SIGNED 1'0
34388 parameter \A_WIDTH 5'11110
34389 parameter \Y_WIDTH 5'11110
34390 connect \A \r_rd2_c
34393 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
34395 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
34397 parameter \A_SIGNED 1'0
34398 parameter \A_WIDTH 5'11110
34399 parameter \B_SIGNED 1'0
34400 parameter \B_WIDTH 5'11110
34401 parameter \Y_WIDTH 5'11110
34406 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
34408 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
34410 parameter \A_SIGNED 1'0
34411 parameter \A_WIDTH 5'11110
34412 parameter \B_SIGNED 1'0
34413 parameter \B_WIDTH 5'11110
34414 parameter \Y_WIDTH 5'11110
34416 connect \B \s_rd2_c
34420 assign \q_int$next \q_int
34421 assign \q_int$next $5
34422 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
34425 assign \q_int$next 30'000000000000000000000000000000
34428 update \q_int 30'000000000000000000000000000000
34430 update \q_int \q_int$next
34432 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
34433 wire width 30 \q_rd2_c
34434 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
34436 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
34438 parameter \A_SIGNED 1'0
34439 parameter \A_WIDTH 5'11110
34440 parameter \Y_WIDTH 5'11110
34441 connect \A \r_rd2_c
34444 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
34446 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
34448 parameter \A_SIGNED 1'0
34449 parameter \A_WIDTH 5'11110
34450 parameter \B_SIGNED 1'0
34451 parameter \B_WIDTH 5'11110
34452 parameter \Y_WIDTH 5'11110
34457 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
34459 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
34461 parameter \A_SIGNED 1'0
34462 parameter \A_WIDTH 5'11110
34463 parameter \B_SIGNED 1'0
34464 parameter \B_WIDTH 5'11110
34465 parameter \Y_WIDTH 5'11110
34467 connect \B \s_rd2_c
34471 assign \q_rd2_c 30'000000000000000000000000000000
34472 assign \q_rd2_c $11
34475 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
34476 wire width 30 \qn_rd2_c
34477 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
34479 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
34481 parameter \A_SIGNED 1'0
34482 parameter \A_WIDTH 5'11110
34483 parameter \Y_WIDTH 5'11110
34484 connect \A \q_rd2_c
34488 assign \qn_rd2_c 30'000000000000000000000000000000
34489 assign \qn_rd2_c $13
34492 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
34494 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
34496 parameter \A_SIGNED 1'0
34497 parameter \A_WIDTH 5'11110
34498 parameter \B_SIGNED 1'0
34499 parameter \B_WIDTH 5'11110
34500 parameter \Y_WIDTH 5'11110
34501 connect \A \q_rd2_c
34506 assign \qlq_rd2_c 30'000000000000000000000000000000
34507 assign \qlq_rd2_c $15
34511 attribute \generator "nMigen"
34512 attribute \nmigen.hierarchy "top.dm29.dst1_c"
34514 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
34515 wire width 1 input 0 \rst
34516 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
34517 wire width 1 input 1 \clk
34518 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
34519 wire width 30 input 2 \r_wr0_c
34520 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
34521 wire width 30 input 3 \s_wr0_c
34522 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
34523 wire width 30 output 4 \qlq_wr0_c
34524 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
34525 wire width 30 \q_int
34526 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
34527 wire width 30 \q_int$next
34528 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
34530 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
34532 parameter \A_SIGNED 1'0
34533 parameter \A_WIDTH 5'11110
34534 parameter \Y_WIDTH 5'11110
34535 connect \A \r_wr0_c
34538 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
34540 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
34542 parameter \A_SIGNED 1'0
34543 parameter \A_WIDTH 5'11110
34544 parameter \B_SIGNED 1'0
34545 parameter \B_WIDTH 5'11110
34546 parameter \Y_WIDTH 5'11110
34551 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
34553 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
34555 parameter \A_SIGNED 1'0
34556 parameter \A_WIDTH 5'11110
34557 parameter \B_SIGNED 1'0
34558 parameter \B_WIDTH 5'11110
34559 parameter \Y_WIDTH 5'11110
34561 connect \B \s_wr0_c
34565 assign \q_int$next \q_int
34566 assign \q_int$next $5
34567 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
34570 assign \q_int$next 30'000000000000000000000000000000
34573 update \q_int 30'000000000000000000000000000000
34575 update \q_int \q_int$next
34577 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
34578 wire width 30 \q_wr0_c
34579 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
34581 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
34583 parameter \A_SIGNED 1'0
34584 parameter \A_WIDTH 5'11110
34585 parameter \Y_WIDTH 5'11110
34586 connect \A \r_wr0_c
34589 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
34591 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
34593 parameter \A_SIGNED 1'0
34594 parameter \A_WIDTH 5'11110
34595 parameter \B_SIGNED 1'0
34596 parameter \B_WIDTH 5'11110
34597 parameter \Y_WIDTH 5'11110
34602 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
34604 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
34606 parameter \A_SIGNED 1'0
34607 parameter \A_WIDTH 5'11110
34608 parameter \B_SIGNED 1'0
34609 parameter \B_WIDTH 5'11110
34610 parameter \Y_WIDTH 5'11110
34612 connect \B \s_wr0_c
34616 assign \q_wr0_c 30'000000000000000000000000000000
34617 assign \q_wr0_c $11
34620 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
34621 wire width 30 \qn_wr0_c
34622 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
34624 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
34626 parameter \A_SIGNED 1'0
34627 parameter \A_WIDTH 5'11110
34628 parameter \Y_WIDTH 5'11110
34629 connect \A \q_wr0_c
34633 assign \qn_wr0_c 30'000000000000000000000000000000
34634 assign \qn_wr0_c $13
34637 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
34639 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
34641 parameter \A_SIGNED 1'0
34642 parameter \A_WIDTH 5'11110
34643 parameter \B_SIGNED 1'0
34644 parameter \B_WIDTH 5'11110
34645 parameter \Y_WIDTH 5'11110
34646 connect \A \q_wr0_c
34651 assign \qlq_wr0_c 30'000000000000000000000000000000
34652 assign \qlq_wr0_c $15
34656 attribute \generator "nMigen"
34657 attribute \nmigen.hierarchy "top.dm29.dst2_c"
34659 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
34660 wire width 1 input 0 \rst
34661 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
34662 wire width 1 input 1 \clk
34663 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
34664 wire width 30 input 2 \r_wr1_c
34665 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
34666 wire width 30 input 3 \s_wr1_c
34667 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
34668 wire width 30 output 4 \qlq_wr1_c
34669 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
34670 wire width 30 \q_int
34671 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:65"
34672 wire width 30 \q_int$next
34673 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
34675 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
34677 parameter \A_SIGNED 1'0
34678 parameter \A_WIDTH 5'11110
34679 parameter \Y_WIDTH 5'11110
34680 connect \A \r_wr1_c
34683 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
34685 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
34687 parameter \A_SIGNED 1'0
34688 parameter \A_WIDTH 5'11110
34689 parameter \B_SIGNED 1'0
34690 parameter \B_WIDTH 5'11110
34691 parameter \Y_WIDTH 5'11110
34696 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
34698 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:67"
34700 parameter \A_SIGNED 1'0
34701 parameter \A_WIDTH 5'11110
34702 parameter \B_SIGNED 1'0
34703 parameter \B_WIDTH 5'11110
34704 parameter \Y_WIDTH 5'11110
34706 connect \B \s_wr1_c
34710 assign \q_int$next \q_int
34711 assign \q_int$next $5
34712 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/xfrm.py:518"
34715 assign \q_int$next 30'000000000000000000000000000000
34718 update \q_int 30'000000000000000000000000000000
34720 update \q_int \q_int$next
34722 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:59"
34723 wire width 30 \q_wr1_c
34724 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
34726 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
34728 parameter \A_SIGNED 1'0
34729 parameter \A_WIDTH 5'11110
34730 parameter \Y_WIDTH 5'11110
34731 connect \A \r_wr1_c
34734 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
34736 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
34738 parameter \A_SIGNED 1'0
34739 parameter \A_WIDTH 5'11110
34740 parameter \B_SIGNED 1'0
34741 parameter \B_WIDTH 5'11110
34742 parameter \Y_WIDTH 5'11110
34747 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
34749 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:71"
34751 parameter \A_SIGNED 1'0
34752 parameter \A_WIDTH 5'11110
34753 parameter \B_SIGNED 1'0
34754 parameter \B_WIDTH 5'11110
34755 parameter \Y_WIDTH 5'11110
34757 connect \B \s_wr1_c
34761 assign \q_wr1_c 30'000000000000000000000000000000
34762 assign \q_wr1_c $11
34765 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:60"
34766 wire width 30 \qn_wr1_c
34767 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
34769 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:72"
34771 parameter \A_SIGNED 1'0
34772 parameter \A_WIDTH 5'11110
34773 parameter \Y_WIDTH 5'11110
34774 connect \A \q_wr1_c
34778 assign \qn_wr1_c 30'000000000000000000000000000000
34779 assign \qn_wr1_c $13
34782 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
34784 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:73"
34786 parameter \A_SIGNED 1'0
34787 parameter \A_WIDTH 5'11110
34788 parameter \B_SIGNED 1'0
34789 parameter \B_WIDTH 5'11110
34790 parameter \Y_WIDTH 5'11110
34791 connect \A \q_wr1_c
34796 assign \qlq_wr1_c 30'000000000000000000000000000000
34797 assign \qlq_wr1_c $15
34801 attribute \generator "nMigen"
34802 attribute \nmigen.hierarchy "top.dm29"
34804 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:39"
34805 wire width 30 output 0 \rd_wait_o
34806 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
34807 wire width 30 output 1 \wr_wait_o
34808 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
34809 wire width 30 input 2 \issue_i
34810 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
34811 wire width 30 input 3 \go_die_i
34812 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
34813 wire width 30 input 4 \gord1_i
34814 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
34815 wire width 30 input 5 \gord2_i
34816 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
34817 wire width 30 input 6 \gord3_i
34818 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
34819 wire width 30 input 7 \gowr1_i
34820 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
34821 wire width 30 input 8 \gowr2_i
34822 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:19"
34823 wire width 30 input 9 \rd_pend_i
34824 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:20"
34825 wire width 30 input 10 \wr_pend_i
34826 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
34827 wire width 1 input 11 \rst
34828 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
34829 wire width 1 input 12 \clk
34830 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
34831 wire width 30 \src1_c_r_rd0_c
34832 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
34833 wire width 30 \src1_c_s_rd0_c
34834 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
34835 wire width 30 \src1_c_qlq_rd0_c
34836 cell \src1_c$141 \src1_c
34839 connect \r_rd0_c \src1_c_r_rd0_c
34840 connect \s_rd0_c \src1_c_s_rd0_c
34841 connect \qlq_rd0_c \src1_c_qlq_rd0_c
34843 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
34844 wire width 30 \src2_c_r_rd1_c
34845 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
34846 wire width 30 \src2_c_s_rd1_c
34847 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
34848 wire width 30 \src2_c_qlq_rd1_c
34849 cell \src2_c$142 \src2_c
34852 connect \r_rd1_c \src2_c_r_rd1_c
34853 connect \s_rd1_c \src2_c_s_rd1_c
34854 connect \qlq_rd1_c \src2_c_qlq_rd1_c
34856 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
34857 wire width 30 \src3_c_r_rd2_c
34858 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
34859 wire width 30 \src3_c_s_rd2_c
34860 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
34861 wire width 30 \src3_c_qlq_rd2_c
34862 cell \src3_c$143 \src3_c
34865 connect \r_rd2_c \src3_c_r_rd2_c
34866 connect \s_rd2_c \src3_c_s_rd2_c
34867 connect \qlq_rd2_c \src3_c_qlq_rd2_c
34869 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
34870 wire width 30 \dst1_c_r_wr0_c
34871 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
34872 wire width 30 \dst1_c_s_wr0_c
34873 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
34874 wire width 30 \dst1_c_qlq_wr0_c
34875 cell \dst1_c$144 \dst1_c
34878 connect \r_wr0_c \dst1_c_r_wr0_c
34879 connect \s_wr0_c \dst1_c_s_wr0_c
34880 connect \qlq_wr0_c \dst1_c_qlq_wr0_c
34882 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:58"
34883 wire width 30 \dst2_c_r_wr1_c
34884 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:57"
34885 wire width 30 \dst2_c_s_wr1_c
34886 attribute \src "/home/lkcl/src/libresoc/nmutil/src/nmutil/latch.py:61"
34887 wire width 30 \dst2_c_qlq_wr1_c
34888 cell \dst2_c$145 \dst2_c
34891 connect \r_wr1_c \dst2_c_r_wr1_c
34892 connect \s_wr1_c \dst2_c_s_wr1_c
34893 connect \qlq_wr1_c \dst2_c_qlq_wr1_c
34895 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
34897 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
34899 parameter \A_SIGNED 1'0
34900 parameter \A_WIDTH 5'11110
34901 parameter \B_SIGNED 1'0
34902 parameter \B_WIDTH 5'11110
34903 parameter \Y_WIDTH 5'11110
34904 connect \A \gowr1_i
34905 connect \B \go_die_i
34909 assign \dst1_c_r_wr0_c 30'111111111111111111111111111111
34910 assign \dst1_c_r_wr0_c $1
34913 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
34915 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
34917 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
34919 parameter \A_SIGNED 1'0
34920 parameter \A_WIDTH 5'11110
34921 parameter \B_SIGNED 1'0
34922 parameter \B_WIDTH 5'11110
34923 parameter \Y_WIDTH 5'11110
34924 connect \A \issue_i
34925 connect \B \wr_pend_i
34928 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
34930 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
34932 parameter \A_SIGNED 1'1
34933 parameter \A_WIDTH 5'11110
34934 parameter \B_SIGNED 1'1
34935 parameter \B_WIDTH 5'11110
34936 parameter \Y_WIDTH 5'11111
34938 connect \B 30'011111111111111111111111111111
34943 assign \dst1_c_s_wr0_c 30'000000000000000000000000000000
34944 assign \dst1_c_s_wr0_c $3 [29:0]
34947 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
34949 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:61"
34951 parameter \A_SIGNED 1'0
34952 parameter \A_WIDTH 5'11110
34953 parameter \B_SIGNED 1'0
34954 parameter \B_WIDTH 5'11110
34955 parameter \Y_WIDTH 5'11110
34956 connect \A \gowr2_i
34957 connect \B \go_die_i
34961 assign \dst2_c_r_wr1_c 30'111111111111111111111111111111
34962 assign \dst2_c_r_wr1_c $8
34965 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
34967 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
34969 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
34971 parameter \A_SIGNED 1'0
34972 parameter \A_WIDTH 5'11110
34973 parameter \B_SIGNED 1'0
34974 parameter \B_WIDTH 5'11110
34975 parameter \Y_WIDTH 5'11110
34976 connect \A \issue_i
34977 connect \B \wr_pend_i
34980 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
34982 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:62"
34984 parameter \A_SIGNED 1'1
34985 parameter \A_WIDTH 5'11110
34986 parameter \B_SIGNED 1'1
34987 parameter \B_WIDTH 5'11110
34988 parameter \Y_WIDTH 5'11111
34990 connect \B 30'011111111111111111111111111111
34995 assign \dst2_c_s_wr1_c 30'000000000000000000000000000000
34996 assign \dst2_c_s_wr1_c $10 [29:0]
34999 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
35001 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
35003 parameter \A_SIGNED 1'0
35004 parameter \A_WIDTH 5'11110
35005 parameter \B_SIGNED 1'0
35006 parameter \B_WIDTH 5'11110
35007 parameter \Y_WIDTH 5'11110
35008 connect \A \gord1_i
35009 connect \B \go_die_i
35013 assign \src1_c_r_rd0_c 30'111111111111111111111111111111
35014 assign \src1_c_r_rd0_c $15
35017 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
35019 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
35021 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
35023 parameter \A_SIGNED 1'0
35024 parameter \A_WIDTH 5'11110
35025 parameter \B_SIGNED 1'0
35026 parameter \B_WIDTH 5'11110
35027 parameter \Y_WIDTH 5'11110
35028 connect \A \issue_i
35029 connect \B \rd_pend_i
35032 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
35034 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
35036 parameter \A_SIGNED 1'1
35037 parameter \A_WIDTH 5'11110
35038 parameter \B_SIGNED 1'1
35039 parameter \B_WIDTH 5'11110
35040 parameter \Y_WIDTH 5'11111
35042 connect \B 30'011111111111111111111111111111
35047 assign \src1_c_s_rd0_c 30'000000000000000000000000000000
35048 assign \src1_c_s_rd0_c $17 [29:0]
35051 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
35053 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
35055 parameter \A_SIGNED 1'0
35056 parameter \A_WIDTH 5'11110
35057 parameter \B_SIGNED 1'0
35058 parameter \B_WIDTH 5'11110
35059 parameter \Y_WIDTH 5'11110
35060 connect \A \gord2_i
35061 connect \B \go_die_i
35065 assign \src2_c_r_rd1_c 30'111111111111111111111111111111
35066 assign \src2_c_r_rd1_c $22
35069 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
35071 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
35073 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
35075 parameter \A_SIGNED 1'0
35076 parameter \A_WIDTH 5'11110
35077 parameter \B_SIGNED 1'0
35078 parameter \B_WIDTH 5'11110
35079 parameter \Y_WIDTH 5'11110
35080 connect \A \issue_i
35081 connect \B \rd_pend_i
35084 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
35086 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
35088 parameter \A_SIGNED 1'1
35089 parameter \A_WIDTH 5'11110
35090 parameter \B_SIGNED 1'1
35091 parameter \B_WIDTH 5'11110
35092 parameter \Y_WIDTH 5'11111
35094 connect \B 30'011111111111111111111111111111
35099 assign \src2_c_s_rd1_c 30'000000000000000000000000000000
35100 assign \src2_c_s_rd1_c $24 [29:0]
35103 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
35105 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:66"
35107 parameter \A_SIGNED 1'0
35108 parameter \A_WIDTH 5'11110
35109 parameter \B_SIGNED 1'0
35110 parameter \B_WIDTH 5'11110
35111 parameter \Y_WIDTH 5'11110
35112 connect \A \gord3_i
35113 connect \B \go_die_i
35117 assign \src3_c_r_rd2_c 30'111111111111111111111111111111
35118 assign \src3_c_r_rd2_c $29
35121 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
35123 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
35125 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
35127 parameter \A_SIGNED 1'0
35128 parameter \A_WIDTH 5'11110
35129 parameter \B_SIGNED 1'0
35130 parameter \B_WIDTH 5'11110
35131 parameter \Y_WIDTH 5'11110
35132 connect \A \issue_i
35133 connect \B \rd_pend_i
35136 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
35138 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:67"
35140 parameter \A_SIGNED 1'1
35141 parameter \A_WIDTH 5'11110
35142 parameter \B_SIGNED 1'1
35143 parameter \B_WIDTH 5'11110
35144 parameter \Y_WIDTH 5'11111
35146 connect \B 30'011111111111111111111111111111
35151 assign \src3_c_s_rd2_c 30'000000000000000000000000000000
35152 assign \src3_c_s_rd2_c $31 [29:0]
35155 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
35157 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
35159 parameter \A_SIGNED 1'0
35160 parameter \A_WIDTH 5'11110
35161 parameter \B_SIGNED 1'0
35162 parameter \B_WIDTH 5'11110
35163 parameter \Y_WIDTH 5'11110
35164 connect \A \src1_c_qlq_rd0_c
35165 connect \B \src2_c_qlq_rd1_c
35168 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
35170 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
35172 parameter \A_SIGNED 1'0
35173 parameter \A_WIDTH 5'11110
35174 parameter \B_SIGNED 1'0
35175 parameter \B_WIDTH 5'11110
35176 parameter \Y_WIDTH 5'11110
35178 connect \B \src3_c_qlq_rd2_c
35181 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
35183 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
35185 parameter \A_SIGNED 1'0
35186 parameter \A_WIDTH 5'11110
35187 parameter \Y_WIDTH 5'11110
35188 connect \A \issue_i
35191 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
35193 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:74"
35195 parameter \A_SIGNED 1'0
35196 parameter \A_WIDTH 5'11110
35197 parameter \B_SIGNED 1'0
35198 parameter \B_WIDTH 5'11110
35199 parameter \Y_WIDTH 5'11110
35205 assign \rd_wait_o 30'000000000000000000000000000000
35206 assign \rd_wait_o $42
35209 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
35211 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
35213 parameter \A_SIGNED 1'0
35214 parameter \A_WIDTH 5'11110
35215 parameter \B_SIGNED 1'0
35216 parameter \B_WIDTH 5'11110
35217 parameter \Y_WIDTH 5'11110
35218 connect \A \dst1_c_qlq_wr0_c
35219 connect \B \dst2_c_qlq_wr1_c
35222 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
35224 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
35226 parameter \A_SIGNED 1'0
35227 parameter \A_WIDTH 5'11110
35228 parameter \Y_WIDTH 5'11110
35229 connect \A \issue_i
35232 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
35234 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:78"
35236 parameter \A_SIGNED 1'0
35237 parameter \A_WIDTH 5'11110
35238 parameter \B_SIGNED 1'0
35239 parameter \B_WIDTH 5'11110
35240 parameter \Y_WIDTH 5'11110
35246 assign \wr_wait_o 30'000000000000000000000000000000
35247 assign \wr_wait_o $48
35251 attribute \generator "nMigen"
35252 attribute \nmigen.hierarchy "top.fur_x0"
35254 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:13"
35255 wire width 1 output 0 \readable_o
35256 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
35257 wire width 1 output 1 \writable_o
35258 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:10"
35259 wire width 30 input 2 \rd_pend_i
35260 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:11"
35261 wire width 30 input 3 \wr_pend_i
35262 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
35264 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
35266 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
35267 cell $reduce_bool $3
35268 parameter \A_SIGNED 1'0
35269 parameter \A_WIDTH 5'11110
35270 parameter \Y_WIDTH 1'1
35271 connect \A \wr_pend_i
35274 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
35276 parameter \A_SIGNED 1'0
35277 parameter \A_WIDTH 1'1
35278 parameter \Y_WIDTH 1'1
35283 assign \readable_o 1'0
35284 assign \readable_o $1
35287 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
35289 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
35291 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
35292 cell $reduce_bool $7
35293 parameter \A_SIGNED 1'0
35294 parameter \A_WIDTH 5'11110
35295 parameter \Y_WIDTH 1'1
35296 connect \A \rd_pend_i
35299 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
35301 parameter \A_SIGNED 1'0
35302 parameter \A_WIDTH 1'1
35303 parameter \Y_WIDTH 1'1
35308 assign \writable_o 1'0
35309 assign \writable_o $5
35313 attribute \generator "nMigen"
35314 attribute \nmigen.hierarchy "top.fur_x1"
35316 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:13"
35317 wire width 1 output 0 \readable_o
35318 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
35319 wire width 1 output 1 \writable_o
35320 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:10"
35321 wire width 30 input 2 \rd_pend_i
35322 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:11"
35323 wire width 30 input 3 \wr_pend_i
35324 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
35326 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
35328 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
35329 cell $reduce_bool $3
35330 parameter \A_SIGNED 1'0
35331 parameter \A_WIDTH 5'11110
35332 parameter \Y_WIDTH 1'1
35333 connect \A \wr_pend_i
35336 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
35338 parameter \A_SIGNED 1'0
35339 parameter \A_WIDTH 1'1
35340 parameter \Y_WIDTH 1'1
35345 assign \readable_o 1'0
35346 assign \readable_o $1
35349 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
35351 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
35353 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
35354 cell $reduce_bool $7
35355 parameter \A_SIGNED 1'0
35356 parameter \A_WIDTH 5'11110
35357 parameter \Y_WIDTH 1'1
35358 connect \A \rd_pend_i
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35388 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
35390 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
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35415 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
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35442 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
35443 wire width 1 output 1 \writable_o
35444 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:10"
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35450 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
35452 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
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35566 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
35567 wire width 1 output 1 \writable_o
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35574 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
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35601 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
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35661 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
35663 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
35664 cell $reduce_bool $7
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35673 parameter \A_SIGNED 1'0
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35680 assign \writable_o 1'0
35681 assign \writable_o $5
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35698 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
35700 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
35701 cell $reduce_bool $3
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35723 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
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35763 cell $reduce_bool $3
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35780 assign \readable_o $1
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35785 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
35787 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
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35822 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
35824 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
35825 cell $reduce_bool $3
35826 parameter \A_SIGNED 1'0
35827 parameter \A_WIDTH 5'11110
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35847 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
35849 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
35850 cell $reduce_bool $7
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35880 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:11"
35881 wire width 30 input 3 \wr_pend_i
35882 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
35884 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
35886 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
35887 cell $reduce_bool $3
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35891 connect \A \wr_pend_i
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35904 assign \readable_o $1
35907 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
35909 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
35911 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
35912 cell $reduce_bool $7
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35916 connect \A \rd_pend_i
35919 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
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35937 wire width 1 output 0 \readable_o
35938 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
35939 wire width 1 output 1 \writable_o
35940 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:10"
35941 wire width 30 input 2 \rd_pend_i
35942 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:11"
35943 wire width 30 input 3 \wr_pend_i
35944 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
35946 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
35948 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
35949 cell $reduce_bool $3
35950 parameter \A_SIGNED 1'0
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35956 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
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35966 assign \readable_o $1
35969 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
35971 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
35973 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
35974 cell $reduce_bool $7
35975 parameter \A_SIGNED 1'0
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35977 parameter \Y_WIDTH 1'1
35978 connect \A \rd_pend_i
35981 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
35983 parameter \A_SIGNED 1'0
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35991 assign \writable_o $5
35995 attribute \generator "nMigen"
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35998 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:13"
35999 wire width 1 output 0 \readable_o
36000 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
36001 wire width 1 output 1 \writable_o
36002 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:10"
36003 wire width 30 input 2 \rd_pend_i
36004 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:11"
36005 wire width 30 input 3 \wr_pend_i
36006 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36008 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36010 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36011 cell $reduce_bool $3
36012 parameter \A_SIGNED 1'0
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36018 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36020 parameter \A_SIGNED 1'0
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36031 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36033 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36035 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36036 cell $reduce_bool $7
36037 parameter \A_SIGNED 1'0
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36040 connect \A \rd_pend_i
36043 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36045 parameter \A_SIGNED 1'0
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36061 wire width 1 output 0 \readable_o
36062 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
36063 wire width 1 output 1 \writable_o
36064 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:10"
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36066 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:11"
36067 wire width 30 input 3 \wr_pend_i
36068 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36070 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36072 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36073 cell $reduce_bool $3
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36076 parameter \Y_WIDTH 1'1
36077 connect \A \wr_pend_i
36080 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36082 parameter \A_SIGNED 1'0
36083 parameter \A_WIDTH 1'1
36084 parameter \Y_WIDTH 1'1
36089 assign \readable_o 1'0
36090 assign \readable_o $1
36093 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36095 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36097 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36098 cell $reduce_bool $7
36099 parameter \A_SIGNED 1'0
36100 parameter \A_WIDTH 5'11110
36101 parameter \Y_WIDTH 1'1
36102 connect \A \rd_pend_i
36105 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36107 parameter \A_SIGNED 1'0
36108 parameter \A_WIDTH 1'1
36109 parameter \Y_WIDTH 1'1
36114 assign \writable_o 1'0
36115 assign \writable_o $5
36119 attribute \generator "nMigen"
36120 attribute \nmigen.hierarchy "top.fur_x14"
36122 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:13"
36123 wire width 1 output 0 \readable_o
36124 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
36125 wire width 1 output 1 \writable_o
36126 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:10"
36127 wire width 30 input 2 \rd_pend_i
36128 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:11"
36129 wire width 30 input 3 \wr_pend_i
36130 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36132 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36134 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36135 cell $reduce_bool $3
36136 parameter \A_SIGNED 1'0
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36138 parameter \Y_WIDTH 1'1
36139 connect \A \wr_pend_i
36142 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36144 parameter \A_SIGNED 1'0
36145 parameter \A_WIDTH 1'1
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36152 assign \readable_o $1
36155 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36157 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36159 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36160 cell $reduce_bool $7
36161 parameter \A_SIGNED 1'0
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36164 connect \A \rd_pend_i
36167 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36169 parameter \A_SIGNED 1'0
36170 parameter \A_WIDTH 1'1
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36177 assign \writable_o $5
36181 attribute \generator "nMigen"
36182 attribute \nmigen.hierarchy "top.fur_x15"
36184 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:13"
36185 wire width 1 output 0 \readable_o
36186 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
36187 wire width 1 output 1 \writable_o
36188 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:10"
36189 wire width 30 input 2 \rd_pend_i
36190 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:11"
36191 wire width 30 input 3 \wr_pend_i
36192 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36194 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36196 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36197 cell $reduce_bool $3
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36204 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
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36217 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36219 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36221 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36222 cell $reduce_bool $7
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36229 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36231 parameter \A_SIGNED 1'0
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36239 assign \writable_o $5
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36244 attribute \nmigen.hierarchy "top.fur_x16"
36246 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:13"
36247 wire width 1 output 0 \readable_o
36248 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
36249 wire width 1 output 1 \writable_o
36250 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:10"
36251 wire width 30 input 2 \rd_pend_i
36252 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:11"
36253 wire width 30 input 3 \wr_pend_i
36254 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36256 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36258 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36259 cell $reduce_bool $3
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36276 assign \readable_o $1
36279 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36281 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36283 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36284 cell $reduce_bool $7
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36288 connect \A \rd_pend_i
36291 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36293 parameter \A_SIGNED 1'0
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36301 assign \writable_o $5
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36308 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:13"
36309 wire width 1 output 0 \readable_o
36310 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
36311 wire width 1 output 1 \writable_o
36312 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:10"
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36314 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:11"
36315 wire width 30 input 3 \wr_pend_i
36316 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36318 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36320 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36321 cell $reduce_bool $3
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36328 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36330 parameter \A_SIGNED 1'0
36331 parameter \A_WIDTH 1'1
36332 parameter \Y_WIDTH 1'1
36337 assign \readable_o 1'0
36338 assign \readable_o $1
36341 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36343 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36345 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36346 cell $reduce_bool $7
36347 parameter \A_SIGNED 1'0
36348 parameter \A_WIDTH 5'11110
36349 parameter \Y_WIDTH 1'1
36350 connect \A \rd_pend_i
36353 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36355 parameter \A_SIGNED 1'0
36356 parameter \A_WIDTH 1'1
36357 parameter \Y_WIDTH 1'1
36362 assign \writable_o 1'0
36363 assign \writable_o $5
36367 attribute \generator "nMigen"
36368 attribute \nmigen.hierarchy "top.fur_x18"
36370 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:13"
36371 wire width 1 output 0 \readable_o
36372 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
36373 wire width 1 output 1 \writable_o
36374 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:10"
36375 wire width 30 input 2 \rd_pend_i
36376 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:11"
36377 wire width 30 input 3 \wr_pend_i
36378 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36380 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36382 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36383 cell $reduce_bool $3
36384 parameter \A_SIGNED 1'0
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36390 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36392 parameter \A_SIGNED 1'0
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36399 assign \readable_o 1'0
36400 assign \readable_o $1
36403 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36405 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36407 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36408 cell $reduce_bool $7
36409 parameter \A_SIGNED 1'0
36410 parameter \A_WIDTH 5'11110
36411 parameter \Y_WIDTH 1'1
36412 connect \A \rd_pend_i
36415 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36417 parameter \A_SIGNED 1'0
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36424 assign \writable_o 1'0
36425 assign \writable_o $5
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36430 attribute \nmigen.hierarchy "top.fur_x19"
36432 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:13"
36433 wire width 1 output 0 \readable_o
36434 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
36435 wire width 1 output 1 \writable_o
36436 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:10"
36437 wire width 30 input 2 \rd_pend_i
36438 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:11"
36439 wire width 30 input 3 \wr_pend_i
36440 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36442 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36444 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36445 cell $reduce_bool $3
36446 parameter \A_SIGNED 1'0
36447 parameter \A_WIDTH 5'11110
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36449 connect \A \wr_pend_i
36452 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36454 parameter \A_SIGNED 1'0
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36461 assign \readable_o 1'0
36462 assign \readable_o $1
36465 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36467 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36469 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36470 cell $reduce_bool $7
36471 parameter \A_SIGNED 1'0
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36473 parameter \Y_WIDTH 1'1
36474 connect \A \rd_pend_i
36477 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36479 parameter \A_SIGNED 1'0
36480 parameter \A_WIDTH 1'1
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36486 assign \writable_o 1'0
36487 assign \writable_o $5
36491 attribute \generator "nMigen"
36492 attribute \nmigen.hierarchy "top.fur_x20"
36494 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:13"
36495 wire width 1 output 0 \readable_o
36496 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
36497 wire width 1 output 1 \writable_o
36498 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:10"
36499 wire width 30 input 2 \rd_pend_i
36500 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:11"
36501 wire width 30 input 3 \wr_pend_i
36502 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36504 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36506 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36507 cell $reduce_bool $3
36508 parameter \A_SIGNED 1'0
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36510 parameter \Y_WIDTH 1'1
36511 connect \A \wr_pend_i
36514 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36516 parameter \A_SIGNED 1'0
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36523 assign \readable_o 1'0
36524 assign \readable_o $1
36527 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36529 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36531 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36532 cell $reduce_bool $7
36533 parameter \A_SIGNED 1'0
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36536 connect \A \rd_pend_i
36539 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36541 parameter \A_SIGNED 1'0
36542 parameter \A_WIDTH 1'1
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36548 assign \writable_o 1'0
36549 assign \writable_o $5
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36556 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:13"
36557 wire width 1 output 0 \readable_o
36558 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
36559 wire width 1 output 1 \writable_o
36560 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:10"
36561 wire width 30 input 2 \rd_pend_i
36562 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:11"
36563 wire width 30 input 3 \wr_pend_i
36564 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36566 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36568 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36569 cell $reduce_bool $3
36570 parameter \A_SIGNED 1'0
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36576 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36578 parameter \A_SIGNED 1'0
36579 parameter \A_WIDTH 1'1
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36585 assign \readable_o 1'0
36586 assign \readable_o $1
36589 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36591 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36593 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36594 cell $reduce_bool $7
36595 parameter \A_SIGNED 1'0
36596 parameter \A_WIDTH 5'11110
36597 parameter \Y_WIDTH 1'1
36598 connect \A \rd_pend_i
36601 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36603 parameter \A_SIGNED 1'0
36604 parameter \A_WIDTH 1'1
36605 parameter \Y_WIDTH 1'1
36610 assign \writable_o 1'0
36611 assign \writable_o $5
36615 attribute \generator "nMigen"
36616 attribute \nmigen.hierarchy "top.fur_x22"
36618 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:13"
36619 wire width 1 output 0 \readable_o
36620 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
36621 wire width 1 output 1 \writable_o
36622 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:10"
36623 wire width 30 input 2 \rd_pend_i
36624 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:11"
36625 wire width 30 input 3 \wr_pend_i
36626 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36628 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36630 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36631 cell $reduce_bool $3
36632 parameter \A_SIGNED 1'0
36633 parameter \A_WIDTH 5'11110
36634 parameter \Y_WIDTH 1'1
36635 connect \A \wr_pend_i
36638 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36640 parameter \A_SIGNED 1'0
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36648 assign \readable_o $1
36651 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36653 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36655 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36656 cell $reduce_bool $7
36657 parameter \A_SIGNED 1'0
36658 parameter \A_WIDTH 5'11110
36659 parameter \Y_WIDTH 1'1
36660 connect \A \rd_pend_i
36663 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36665 parameter \A_SIGNED 1'0
36666 parameter \A_WIDTH 1'1
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36672 assign \writable_o 1'0
36673 assign \writable_o $5
36677 attribute \generator "nMigen"
36678 attribute \nmigen.hierarchy "top.fur_x23"
36680 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:13"
36681 wire width 1 output 0 \readable_o
36682 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
36683 wire width 1 output 1 \writable_o
36684 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:10"
36685 wire width 30 input 2 \rd_pend_i
36686 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:11"
36687 wire width 30 input 3 \wr_pend_i
36688 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36690 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36692 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36693 cell $reduce_bool $3
36694 parameter \A_SIGNED 1'0
36695 parameter \A_WIDTH 5'11110
36696 parameter \Y_WIDTH 1'1
36697 connect \A \wr_pend_i
36700 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36702 parameter \A_SIGNED 1'0
36703 parameter \A_WIDTH 1'1
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36709 assign \readable_o 1'0
36710 assign \readable_o $1
36713 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36715 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36717 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36718 cell $reduce_bool $7
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36722 connect \A \rd_pend_i
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36727 parameter \A_SIGNED 1'0
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36735 assign \writable_o $5
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36740 attribute \nmigen.hierarchy "top.fur_x24"
36742 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:13"
36743 wire width 1 output 0 \readable_o
36744 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
36745 wire width 1 output 1 \writable_o
36746 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:10"
36747 wire width 30 input 2 \rd_pend_i
36748 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:11"
36749 wire width 30 input 3 \wr_pend_i
36750 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36752 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36754 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36755 cell $reduce_bool $3
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36759 connect \A \wr_pend_i
36762 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36764 parameter \A_SIGNED 1'0
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36772 assign \readable_o $1
36775 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36777 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36779 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36780 cell $reduce_bool $7
36781 parameter \A_SIGNED 1'0
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36784 connect \A \rd_pend_i
36787 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36789 parameter \A_SIGNED 1'0
36790 parameter \A_WIDTH 1'1
36791 parameter \Y_WIDTH 1'1
36796 assign \writable_o 1'0
36797 assign \writable_o $5
36801 attribute \generator "nMigen"
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36804 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:13"
36805 wire width 1 output 0 \readable_o
36806 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
36807 wire width 1 output 1 \writable_o
36808 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:10"
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36810 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:11"
36811 wire width 30 input 3 \wr_pend_i
36812 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36814 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36816 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36817 cell $reduce_bool $3
36818 parameter \A_SIGNED 1'0
36819 parameter \A_WIDTH 5'11110
36820 parameter \Y_WIDTH 1'1
36821 connect \A \wr_pend_i
36824 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36826 parameter \A_SIGNED 1'0
36827 parameter \A_WIDTH 1'1
36828 parameter \Y_WIDTH 1'1
36833 assign \readable_o 1'0
36834 assign \readable_o $1
36837 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36839 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36841 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36842 cell $reduce_bool $7
36843 parameter \A_SIGNED 1'0
36844 parameter \A_WIDTH 5'11110
36845 parameter \Y_WIDTH 1'1
36846 connect \A \rd_pend_i
36849 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36851 parameter \A_SIGNED 1'0
36852 parameter \A_WIDTH 1'1
36853 parameter \Y_WIDTH 1'1
36858 assign \writable_o 1'0
36859 assign \writable_o $5
36863 attribute \generator "nMigen"
36864 attribute \nmigen.hierarchy "top.fur_x26"
36866 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:13"
36867 wire width 1 output 0 \readable_o
36868 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
36869 wire width 1 output 1 \writable_o
36870 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:10"
36871 wire width 30 input 2 \rd_pend_i
36872 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:11"
36873 wire width 30 input 3 \wr_pend_i
36874 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36876 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36878 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36879 cell $reduce_bool $3
36880 parameter \A_SIGNED 1'0
36881 parameter \A_WIDTH 5'11110
36882 parameter \Y_WIDTH 1'1
36883 connect \A \wr_pend_i
36886 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36888 parameter \A_SIGNED 1'0
36889 parameter \A_WIDTH 1'1
36890 parameter \Y_WIDTH 1'1
36895 assign \readable_o 1'0
36896 assign \readable_o $1
36899 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36901 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36903 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36904 cell $reduce_bool $7
36905 parameter \A_SIGNED 1'0
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36908 connect \A \rd_pend_i
36911 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36913 parameter \A_SIGNED 1'0
36914 parameter \A_WIDTH 1'1
36915 parameter \Y_WIDTH 1'1
36920 assign \writable_o 1'0
36921 assign \writable_o $5
36925 attribute \generator "nMigen"
36926 attribute \nmigen.hierarchy "top.fur_x27"
36928 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:13"
36929 wire width 1 output 0 \readable_o
36930 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
36931 wire width 1 output 1 \writable_o
36932 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:10"
36933 wire width 30 input 2 \rd_pend_i
36934 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:11"
36935 wire width 30 input 3 \wr_pend_i
36936 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36938 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36940 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36941 cell $reduce_bool $3
36942 parameter \A_SIGNED 1'0
36943 parameter \A_WIDTH 5'11110
36944 parameter \Y_WIDTH 1'1
36945 connect \A \wr_pend_i
36948 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
36950 parameter \A_SIGNED 1'0
36951 parameter \A_WIDTH 1'1
36952 parameter \Y_WIDTH 1'1
36957 assign \readable_o 1'0
36958 assign \readable_o $1
36961 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36963 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36965 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36966 cell $reduce_bool $7
36967 parameter \A_SIGNED 1'0
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36969 parameter \Y_WIDTH 1'1
36970 connect \A \rd_pend_i
36973 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
36975 parameter \A_SIGNED 1'0
36976 parameter \A_WIDTH 1'1
36977 parameter \Y_WIDTH 1'1
36982 assign \writable_o 1'0
36983 assign \writable_o $5
36987 attribute \generator "nMigen"
36988 attribute \nmigen.hierarchy "top.fur_x28"
36990 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:13"
36991 wire width 1 output 0 \readable_o
36992 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
36993 wire width 1 output 1 \writable_o
36994 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:10"
36995 wire width 30 input 2 \rd_pend_i
36996 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:11"
36997 wire width 30 input 3 \wr_pend_i
36998 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
37000 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
37002 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
37003 cell $reduce_bool $3
37004 parameter \A_SIGNED 1'0
37005 parameter \A_WIDTH 5'11110
37006 parameter \Y_WIDTH 1'1
37007 connect \A \wr_pend_i
37010 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
37012 parameter \A_SIGNED 1'0
37013 parameter \A_WIDTH 1'1
37014 parameter \Y_WIDTH 1'1
37019 assign \readable_o 1'0
37020 assign \readable_o $1
37023 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
37025 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
37027 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
37028 cell $reduce_bool $7
37029 parameter \A_SIGNED 1'0
37030 parameter \A_WIDTH 5'11110
37031 parameter \Y_WIDTH 1'1
37032 connect \A \rd_pend_i
37035 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
37037 parameter \A_SIGNED 1'0
37038 parameter \A_WIDTH 1'1
37039 parameter \Y_WIDTH 1'1
37044 assign \writable_o 1'0
37045 assign \writable_o $5
37049 attribute \generator "nMigen"
37050 attribute \nmigen.hierarchy "top.fur_x29"
37052 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:13"
37053 wire width 1 output 0 \readable_o
37054 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
37055 wire width 1 output 1 \writable_o
37056 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:10"
37057 wire width 30 input 2 \rd_pend_i
37058 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:11"
37059 wire width 30 input 3 \wr_pend_i
37060 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
37062 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
37064 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
37065 cell $reduce_bool $3
37066 parameter \A_SIGNED 1'0
37067 parameter \A_WIDTH 5'11110
37068 parameter \Y_WIDTH 1'1
37069 connect \A \wr_pend_i
37072 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:20"
37074 parameter \A_SIGNED 1'0
37075 parameter \A_WIDTH 1'1
37076 parameter \Y_WIDTH 1'1
37081 assign \readable_o 1'0
37082 assign \readable_o $1
37085 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
37087 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
37089 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
37090 cell $reduce_bool $7
37091 parameter \A_SIGNED 1'0
37092 parameter \A_WIDTH 5'11110
37093 parameter \Y_WIDTH 1'1
37094 connect \A \rd_pend_i
37097 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:23"
37099 parameter \A_SIGNED 1'0
37100 parameter \A_WIDTH 1'1
37101 parameter \Y_WIDTH 1'1
37106 assign \writable_o 1'0
37107 assign \writable_o $5
37111 attribute \generator "nMigen"
37113 attribute \nmigen.hierarchy "test_fu_fu_matrix"
37114 module \test_fu_fu_matrix
37115 attribute \src "scoremulti/fu_fu_matrix.py:23"
37116 wire width 30 input 0 \rd_pend_i
37117 attribute \src "scoremulti/fu_fu_matrix.py:24"
37118 wire width 30 input 1 \wr_pend_i
37119 attribute \src "scoremulti/fu_fu_matrix.py:25"
37120 wire width 30 input 2 \issue_i
37121 attribute \src "scoremulti/fu_fu_matrix.py:27"
37122 wire width 30 input 3 \go_die_i
37123 attribute \src "scoremulti/fu_fu_matrix.py:36"
37124 wire width 30 input 4 \gowr1_i
37125 attribute \src "scoremulti/fu_fu_matrix.py:36"
37126 wire width 30 input 5 \gowr2_i
37127 attribute \src "scoremulti/fu_fu_matrix.py:36"
37128 wire width 30 input 6 \gowr3_i
37129 attribute \src "scoremulti/fu_fu_matrix.py:32"
37130 wire width 30 input 7 \gord1_i
37131 attribute \src "scoremulti/fu_fu_matrix.py:32"
37132 wire width 30 input 8 \gord2_i
37133 attribute \src "scoremulti/fu_fu_matrix.py:32"
37134 wire width 30 input 9 \gord3_i
37135 attribute \src "scoremulti/fu_fu_matrix.py:42"
37136 wire width 30 output 10 \readable_o
37137 attribute \src "scoremulti/fu_fu_matrix.py:43"
37138 wire width 30 output 11 \writable_o
37139 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
37140 wire width 1 input 12 \clk
37141 attribute \src "/home/lkcl/src/libresoc/nmigen/nmigen/hdl/ir.py:526"
37142 wire width 1 input 13 \rst
37143 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:39"
37144 wire width 30 \dm0_rd_wait_o
37145 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
37146 wire width 30 \dm0_wr_wait_o
37147 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
37148 wire width 30 \dm0_issue_i
37149 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
37150 wire width 30 \dm0_go_die_i
37151 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
37152 wire width 30 \dm0_gord1_i
37153 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
37154 wire width 30 \dm0_gord2_i
37155 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
37156 wire width 30 \dm0_gord3_i
37157 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
37158 wire width 30 \dm0_gowr1_i
37159 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
37160 wire width 30 \dm0_gowr2_i
37161 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:19"
37162 wire width 30 \dm0_rd_pend_i
37163 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:20"
37164 wire width 30 \dm0_wr_pend_i
37166 connect \rd_wait_o \dm0_rd_wait_o
37167 connect \wr_wait_o \dm0_wr_wait_o
37168 connect \issue_i \dm0_issue_i
37169 connect \go_die_i \dm0_go_die_i
37170 connect \gord1_i \dm0_gord1_i
37171 connect \gord2_i \dm0_gord2_i
37172 connect \gord3_i \dm0_gord3_i
37173 connect \gowr1_i \dm0_gowr1_i
37174 connect \gowr2_i \dm0_gowr2_i
37175 connect \rd_pend_i \dm0_rd_pend_i
37176 connect \wr_pend_i \dm0_wr_pend_i
37180 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:39"
37181 wire width 30 \dm1_rd_wait_o
37182 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
37183 wire width 30 \dm1_wr_wait_o
37184 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
37185 wire width 30 \dm1_issue_i
37186 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
37187 wire width 30 \dm1_go_die_i
37188 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
37189 wire width 30 \dm1_gord1_i
37190 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
37191 wire width 30 \dm1_gord2_i
37192 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
37193 wire width 30 \dm1_gord3_i
37194 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
37195 wire width 30 \dm1_gowr1_i
37196 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
37197 wire width 30 \dm1_gowr2_i
37198 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:19"
37199 wire width 30 \dm1_rd_pend_i
37200 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:20"
37201 wire width 30 \dm1_wr_pend_i
37203 connect \rd_wait_o \dm1_rd_wait_o
37204 connect \wr_wait_o \dm1_wr_wait_o
37205 connect \issue_i \dm1_issue_i
37206 connect \go_die_i \dm1_go_die_i
37207 connect \gord1_i \dm1_gord1_i
37208 connect \gord2_i \dm1_gord2_i
37209 connect \gord3_i \dm1_gord3_i
37210 connect \gowr1_i \dm1_gowr1_i
37211 connect \gowr2_i \dm1_gowr2_i
37212 connect \rd_pend_i \dm1_rd_pend_i
37213 connect \wr_pend_i \dm1_wr_pend_i
37217 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:39"
37218 wire width 30 \dm2_rd_wait_o
37219 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
37220 wire width 30 \dm2_wr_wait_o
37221 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
37222 wire width 30 \dm2_issue_i
37223 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
37224 wire width 30 \dm2_go_die_i
37225 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
37226 wire width 30 \dm2_gord1_i
37227 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
37228 wire width 30 \dm2_gord2_i
37229 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
37230 wire width 30 \dm2_gord3_i
37231 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
37232 wire width 30 \dm2_gowr1_i
37233 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
37234 wire width 30 \dm2_gowr2_i
37235 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:19"
37236 wire width 30 \dm2_rd_pend_i
37237 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:20"
37238 wire width 30 \dm2_wr_pend_i
37240 connect \rd_wait_o \dm2_rd_wait_o
37241 connect \wr_wait_o \dm2_wr_wait_o
37242 connect \issue_i \dm2_issue_i
37243 connect \go_die_i \dm2_go_die_i
37244 connect \gord1_i \dm2_gord1_i
37245 connect \gord2_i \dm2_gord2_i
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37247 connect \gowr1_i \dm2_gowr1_i
37248 connect \gowr2_i \dm2_gowr2_i
37249 connect \rd_pend_i \dm2_rd_pend_i
37250 connect \wr_pend_i \dm2_wr_pend_i
37254 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:39"
37255 wire width 30 \dm3_rd_wait_o
37256 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
37257 wire width 30 \dm3_wr_wait_o
37258 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
37259 wire width 30 \dm3_issue_i
37260 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
37261 wire width 30 \dm3_go_die_i
37262 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
37263 wire width 30 \dm3_gord1_i
37264 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
37265 wire width 30 \dm3_gord2_i
37266 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
37267 wire width 30 \dm3_gord3_i
37268 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
37269 wire width 30 \dm3_gowr1_i
37270 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:31"
37271 wire width 30 \dm3_gowr2_i
37272 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:19"
37273 wire width 30 \dm3_rd_pend_i
37274 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:20"
37275 wire width 30 \dm3_wr_pend_i
37277 connect \rd_wait_o \dm3_rd_wait_o
37278 connect \wr_wait_o \dm3_wr_wait_o
37279 connect \issue_i \dm3_issue_i
37280 connect \go_die_i \dm3_go_die_i
37281 connect \gord1_i \dm3_gord1_i
37282 connect \gord2_i \dm3_gord2_i
37283 connect \gord3_i \dm3_gord3_i
37284 connect \gowr1_i \dm3_gowr1_i
37285 connect \gowr2_i \dm3_gowr2_i
37286 connect \rd_pend_i \dm3_rd_pend_i
37287 connect \wr_pend_i \dm3_wr_pend_i
37291 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:39"
37292 wire width 30 \dm4_rd_wait_o
37293 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:40"
37294 wire width 30 \dm4_wr_wait_o
37295 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:21"
37296 wire width 30 \dm4_issue_i
37297 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:36"
37298 wire width 30 \dm4_go_die_i
37299 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
37300 wire width 30 \dm4_gord1_i
37301 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoremulti/fu_dep_cell.py:27"
37302 wire width 30 \dm4_gord2_i
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38505 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:13"
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38514 connect \readable_o \fur_x18_readable_o
38515 connect \writable_o \fur_x18_writable_o
38516 connect \rd_pend_i \fur_x18_rd_pend_i
38517 connect \wr_pend_i \fur_x18_wr_pend_i
38519 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:13"
38520 wire width 1 \fur_x19_readable_o
38521 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
38522 wire width 1 \fur_x19_writable_o
38523 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:10"
38524 wire width 30 \fur_x19_rd_pend_i
38525 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:11"
38526 wire width 30 \fur_x19_wr_pend_i
38527 cell \fur_x19 \fur_x19
38528 connect \readable_o \fur_x19_readable_o
38529 connect \writable_o \fur_x19_writable_o
38530 connect \rd_pend_i \fur_x19_rd_pend_i
38531 connect \wr_pend_i \fur_x19_wr_pend_i
38533 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:13"
38534 wire width 1 \fur_x20_readable_o
38535 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
38536 wire width 1 \fur_x20_writable_o
38537 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:10"
38538 wire width 30 \fur_x20_rd_pend_i
38539 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:11"
38540 wire width 30 \fur_x20_wr_pend_i
38541 cell \fur_x20 \fur_x20
38542 connect \readable_o \fur_x20_readable_o
38543 connect \writable_o \fur_x20_writable_o
38544 connect \rd_pend_i \fur_x20_rd_pend_i
38545 connect \wr_pend_i \fur_x20_wr_pend_i
38547 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:13"
38548 wire width 1 \fur_x21_readable_o
38549 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
38550 wire width 1 \fur_x21_writable_o
38551 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:10"
38552 wire width 30 \fur_x21_rd_pend_i
38553 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:11"
38554 wire width 30 \fur_x21_wr_pend_i
38555 cell \fur_x21 \fur_x21
38556 connect \readable_o \fur_x21_readable_o
38557 connect \writable_o \fur_x21_writable_o
38558 connect \rd_pend_i \fur_x21_rd_pend_i
38559 connect \wr_pend_i \fur_x21_wr_pend_i
38561 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:13"
38562 wire width 1 \fur_x22_readable_o
38563 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
38564 wire width 1 \fur_x22_writable_o
38565 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:10"
38566 wire width 30 \fur_x22_rd_pend_i
38567 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:11"
38568 wire width 30 \fur_x22_wr_pend_i
38569 cell \fur_x22 \fur_x22
38570 connect \readable_o \fur_x22_readable_o
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38572 connect \rd_pend_i \fur_x22_rd_pend_i
38573 connect \wr_pend_i \fur_x22_wr_pend_i
38575 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:13"
38576 wire width 1 \fur_x23_readable_o
38577 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
38578 wire width 1 \fur_x23_writable_o
38579 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:10"
38580 wire width 30 \fur_x23_rd_pend_i
38581 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:11"
38582 wire width 30 \fur_x23_wr_pend_i
38583 cell \fur_x23 \fur_x23
38584 connect \readable_o \fur_x23_readable_o
38585 connect \writable_o \fur_x23_writable_o
38586 connect \rd_pend_i \fur_x23_rd_pend_i
38587 connect \wr_pend_i \fur_x23_wr_pend_i
38589 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:13"
38590 wire width 1 \fur_x24_readable_o
38591 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
38592 wire width 1 \fur_x24_writable_o
38593 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:10"
38594 wire width 30 \fur_x24_rd_pend_i
38595 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:11"
38596 wire width 30 \fur_x24_wr_pend_i
38597 cell \fur_x24 \fur_x24
38598 connect \readable_o \fur_x24_readable_o
38599 connect \writable_o \fur_x24_writable_o
38600 connect \rd_pend_i \fur_x24_rd_pend_i
38601 connect \wr_pend_i \fur_x24_wr_pend_i
38603 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:13"
38604 wire width 1 \fur_x25_readable_o
38605 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
38606 wire width 1 \fur_x25_writable_o
38607 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:10"
38608 wire width 30 \fur_x25_rd_pend_i
38609 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:11"
38610 wire width 30 \fur_x25_wr_pend_i
38611 cell \fur_x25 \fur_x25
38612 connect \readable_o \fur_x25_readable_o
38613 connect \writable_o \fur_x25_writable_o
38614 connect \rd_pend_i \fur_x25_rd_pend_i
38615 connect \wr_pend_i \fur_x25_wr_pend_i
38617 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:13"
38618 wire width 1 \fur_x26_readable_o
38619 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
38620 wire width 1 \fur_x26_writable_o
38621 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:10"
38622 wire width 30 \fur_x26_rd_pend_i
38623 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:11"
38624 wire width 30 \fur_x26_wr_pend_i
38625 cell \fur_x26 \fur_x26
38626 connect \readable_o \fur_x26_readable_o
38627 connect \writable_o \fur_x26_writable_o
38628 connect \rd_pend_i \fur_x26_rd_pend_i
38629 connect \wr_pend_i \fur_x26_wr_pend_i
38631 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:13"
38632 wire width 1 \fur_x27_readable_o
38633 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
38634 wire width 1 \fur_x27_writable_o
38635 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:10"
38636 wire width 30 \fur_x27_rd_pend_i
38637 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:11"
38638 wire width 30 \fur_x27_wr_pend_i
38639 cell \fur_x27 \fur_x27
38640 connect \readable_o \fur_x27_readable_o
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38642 connect \rd_pend_i \fur_x27_rd_pend_i
38643 connect \wr_pend_i \fur_x27_wr_pend_i
38645 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:13"
38646 wire width 1 \fur_x28_readable_o
38647 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
38648 wire width 1 \fur_x28_writable_o
38649 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:10"
38650 wire width 30 \fur_x28_rd_pend_i
38651 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:11"
38652 wire width 30 \fur_x28_wr_pend_i
38653 cell \fur_x28 \fur_x28
38654 connect \readable_o \fur_x28_readable_o
38655 connect \writable_o \fur_x28_writable_o
38656 connect \rd_pend_i \fur_x28_rd_pend_i
38657 connect \wr_pend_i \fur_x28_wr_pend_i
38659 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:13"
38660 wire width 1 \fur_x29_readable_o
38661 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:14"
38662 wire width 1 \fur_x29_writable_o
38663 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:10"
38664 wire width 30 \fur_x29_rd_pend_i
38665 attribute \src "/home/lkcl/src/libresoc/soc/src/soc/scoreboard/fu_picker_vec.py:11"
38666 wire width 30 \fur_x29_wr_pend_i
38667 cell \fur_x29 \fur_x29
38668 connect \readable_o \fur_x29_readable_o
38669 connect \writable_o \fur_x29_writable_o
38670 connect \rd_pend_i \fur_x29_rd_pend_i
38671 connect \wr_pend_i \fur_x29_wr_pend_i
38674 assign \readable_o 30'000000000000000000000000000000
38675 assign \readable_o { \fur_x29_readable_o \fur_x28_readable_o \fur_x27_readable_o \fur_x26_readable_o \fur_x25_readable_o \fur_x24_readable_o \fur_x23_readable_o \fur_x22_readable_o \fur_x21_readable_o \fur_x20_readable_o \fur_x19_readable_o \fur_x18_readable_o \fur_x17_readable_o \fur_x16_readable_o \fur_x15_readable_o \fur_x14_readable_o \fur_x13_readable_o \fur_x12_readable_o \fur_x11_readable_o \fur_x10_readable_o \fur_x9_readable_o \fur_x8_readable_o \fur_x7_readable_o \fur_x6_readable_o \fur_x5_readable_o \fur_x4_readable_o \fur_x3_readable_o \fur_x2_readable_o \fur_x1_readable_o \fur_x0_readable_o }
38679 assign \writable_o 30'000000000000000000000000000000
38680 assign \writable_o { \fur_x29_writable_o \fur_x28_writable_o \fur_x27_writable_o \fur_x26_writable_o \fur_x25_writable_o \fur_x24_writable_o \fur_x23_writable_o \fur_x22_writable_o \fur_x21_writable_o \fur_x20_writable_o \fur_x19_writable_o \fur_x18_writable_o \fur_x17_writable_o \fur_x16_writable_o \fur_x15_writable_o \fur_x14_writable_o \fur_x13_writable_o \fur_x12_writable_o \fur_x11_writable_o \fur_x10_writable_o \fur_x9_writable_o \fur_x8_writable_o \fur_x7_writable_o \fur_x6_writable_o \fur_x5_writable_o \fur_x4_writable_o \fur_x3_writable_o \fur_x2_writable_o \fur_x1_writable_o \fur_x0_writable_o }
38684 assign \fur_x0_rd_pend_i 30'000000000000000000000000000000
38685 assign \fur_x0_rd_pend_i \dm0_rd_wait_o
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38690 assign \fur_x0_wr_pend_i \dm0_wr_wait_o
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38695 assign \fur_x1_rd_pend_i \dm1_rd_wait_o
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38700 assign \fur_x1_wr_pend_i \dm1_wr_wait_o
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38715 assign \fur_x3_rd_pend_i \dm3_rd_wait_o
38719 assign \fur_x3_wr_pend_i 30'000000000000000000000000000000
38720 assign \fur_x3_wr_pend_i \dm3_wr_wait_o
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38725 assign \fur_x4_rd_pend_i \dm4_rd_wait_o
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38735 assign \fur_x5_rd_pend_i \dm5_rd_wait_o
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38740 assign \fur_x5_wr_pend_i \dm5_wr_wait_o
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38745 assign \fur_x6_rd_pend_i \dm6_rd_wait_o
38749 assign \fur_x6_wr_pend_i 30'000000000000000000000000000000
38750 assign \fur_x6_wr_pend_i \dm6_wr_wait_o
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38755 assign \fur_x7_rd_pend_i \dm7_rd_wait_o
38759 assign \fur_x7_wr_pend_i 30'000000000000000000000000000000
38760 assign \fur_x7_wr_pend_i \dm7_wr_wait_o
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38765 assign \fur_x8_rd_pend_i \dm8_rd_wait_o
38769 assign \fur_x8_wr_pend_i 30'000000000000000000000000000000
38770 assign \fur_x8_wr_pend_i \dm8_wr_wait_o
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38775 assign \fur_x9_rd_pend_i \dm9_rd_wait_o
38779 assign \fur_x9_wr_pend_i 30'000000000000000000000000000000
38780 assign \fur_x9_wr_pend_i \dm9_wr_wait_o
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38785 assign \fur_x10_rd_pend_i \dm10_rd_wait_o
38789 assign \fur_x10_wr_pend_i 30'000000000000000000000000000000
38790 assign \fur_x10_wr_pend_i \dm10_wr_wait_o
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38795 assign \fur_x11_rd_pend_i \dm11_rd_wait_o
38799 assign \fur_x11_wr_pend_i 30'000000000000000000000000000000
38800 assign \fur_x11_wr_pend_i \dm11_wr_wait_o
38804 assign \fur_x12_rd_pend_i 30'000000000000000000000000000000
38805 assign \fur_x12_rd_pend_i \dm12_rd_wait_o
38809 assign \fur_x12_wr_pend_i 30'000000000000000000000000000000
38810 assign \fur_x12_wr_pend_i \dm12_wr_wait_o
38814 assign \fur_x13_rd_pend_i 30'000000000000000000000000000000
38815 assign \fur_x13_rd_pend_i \dm13_rd_wait_o
38819 assign \fur_x13_wr_pend_i 30'000000000000000000000000000000
38820 assign \fur_x13_wr_pend_i \dm13_wr_wait_o
38824 assign \fur_x14_rd_pend_i 30'000000000000000000000000000000
38825 assign \fur_x14_rd_pend_i \dm14_rd_wait_o
38829 assign \fur_x14_wr_pend_i 30'000000000000000000000000000000
38830 assign \fur_x14_wr_pend_i \dm14_wr_wait_o
38834 assign \fur_x15_rd_pend_i 30'000000000000000000000000000000
38835 assign \fur_x15_rd_pend_i \dm15_rd_wait_o
38839 assign \fur_x15_wr_pend_i 30'000000000000000000000000000000
38840 assign \fur_x15_wr_pend_i \dm15_wr_wait_o
38844 assign \fur_x16_rd_pend_i 30'000000000000000000000000000000
38845 assign \fur_x16_rd_pend_i \dm16_rd_wait_o
38849 assign \fur_x16_wr_pend_i 30'000000000000000000000000000000
38850 assign \fur_x16_wr_pend_i \dm16_wr_wait_o
38854 assign \fur_x17_rd_pend_i 30'000000000000000000000000000000
38855 assign \fur_x17_rd_pend_i \dm17_rd_wait_o
38859 assign \fur_x17_wr_pend_i 30'000000000000000000000000000000
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