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[soc.git] / src / soc / fu / regspec.py
index 31931f575cac2bf56ecd983dfeb48af15a30f284..009f1fbc5e63caa579f3fbf3337f54941760c7df 100644 (file)
@@ -1,4 +1,22 @@
-# see https://libre-soc.org/3d_gpu/architecture/regfile/ section on regspecs
+"""RegSpecs
+
+see https://libre-soc.org/3d_gpu/architecture/regfile/ section on regspecs
+
+this module is a key strategic module that links pipeline specifications
+(soc.fu.*.pipe_data and soc.fo.*.pipeline) to MultiCompUnits.  MultiCompUnits
+know absolutely nothing about the data passing through them: all they know
+is: how many inputs they need to manage, and how many outputs.
+
+regspecs tell MultiCompUnit what the ordering of the inputs is, how many to
+create, and how to connect them up to the ALU being "managed" by this CompUnit.
+likewise for outputs.
+
+later (TODO) the Register Files will be connected to MultiCompUnits, and,
+again, the regspecs will say which Regfile (which type) is connected to
+which MultiCompUnit port, how wide the connection is, and so on.
+
+"""
+
 
 def get_regspec_bitwidth(regspec, srcdest, idx):
     bitspec = regspec[srcdest][idx]
@@ -49,13 +67,13 @@ class RegSpecALUAPI:
     def get_out(self, i):
         if isinstance(self.rwid, int): # old - testing - API (rwid is int)
             return self.alu.out[i]
-        # regspec-based API: look up variable through regspec according to row number
+        # regspec-based API: look up variable through regspec thru row number
         return getattr(self.alu.n.data_o, self.rwid[1][i][1])
 
     def get_in(self, i):
         if isinstance(self.rwid, int): # old - testing - API (rwid is int)
             return self.alu.i[i]
-        # regspec-based API: look up variable through regspec according to row number
+        # regspec-based API: look up variable through regspec thru row number
         return getattr(self.alu.p.data_i, self.rwid[0][i][1])
 
     def get_op(self):