BROKEN: xer_ov_o != dut.o.xer_ov.data ???!!!

mmu.py remove duplicate comment left over from mmu.vhdl

icache.py initial commit of first attempt at translation of icache.vhdl

Move new write_gtkw and its example to nmutil

But keep using it to generate the GTKWave document for this unit test.

minor code-shuffle, comments

slowly morphing towards using an XER bit-field selector in decoder

MUL pipeline formal proofs complete, I *think*.

break down XER into flags

add XER read via DMI interface to sim.py

add hack to get at XER through DMI interface

submodule update

WIP: prep for 64-bit insns

yep disable OE for MULH64/32 and EXTS and CNTZ

investigating CR mtocrf / mfocrf

add additional CR regression tests

allow pseudocode numbering to decrement in for-loops

add wat to write out raw binary assembled programs

CR FXM becomes a full mask.
https://bugs.libre-soc.org/show_bug.cgi?id=478

dcache.py add first attempt at translation of dcache_tb.vhdl as
dcache_sim()

dcache.py add skeleton sim and test adapted from mmu.py which was
adapted from regfile.py

Merge branch 'master' of git.libre-soc.org:soc

dcache.py implement the remaining vhdl generate statements in nmigen,
fix formatting, typos

https://bugs.libre-soc.org/show_bug.cgi?id=476
XER SO not being "listened" to correctly when OE=0 and Rc=1 creating CR0

xer so is not being passed through to CR0

really bad hack to fix simulator bug in carry handling
https://bugs.libre-soc.org/show_bug.cgi?id=476

augment addme test case to show bug #476
https://bugs.libre-soc.org/show_bug.cgi?id=476

add addze and addme uni tests

incompatibility with POWER9 on mulhw/u due to lack of spec clarity
both microwatt and IBM POWER9 violate spec
http://lists.libre-soc.org/pipermail/libre-soc-dev/2020-August/000302.html

overflow-enable does not occur on shift operations

oink, write_cr shiftrot record width was zero (??)

sorting out shift_rot to use new output stage data structures
shift_rot does not modify OV/32 so needs its own output stage
similar to logical, SO is never set but is "read"

need to read SO if Rc=1

reorg of SO handling related to CR0
because CR0 needs XER SO, logical pipe needs to read but not write SO
this means quite a substantial but relatively straightforward change
in the pipe_data for logical and ALU

Merge branch 'master' of git.libre-soc.org:soc

dcache.py replace subtypes/types/constant aliases with the names of the
orignal constants that these were aliases of, tidy up
names

use sub-test in logical test_pipe_caller

investigating div fsm and simulator bug

Merge branch 'master' of git.libre-soc.org:soc

dcache.py rearrange, transform classes into functions with input
parameters, fix typos, whitespace, syntax

fix broken remainder for div FSM

clean up formatting

although shift-rot does not alter XER.so it still needs it as input for CR0

add way to capture CR from DMI in litex sim

add CR read to DMI interface

shorten using temp vars

add CR DMI interface

add crxor unit test to qemu

dcache.py fix whitespace, fomatting, syntax

dcache.py fix formatting

dcache.py move Reservation RecordObject to top of file

dcache.py move RegStage1 RecordObject to top of file

dcache.py move MemAccessRequest RecordObject to top of file, small
formatting changes

dcache.py move Stage0 RecordObject to top of file

argh, reading regfile over DMI was overlapped and corrupting reg 0

add isel CR tests to run on qemu (confirmed working)

TestCachedMemoryPortInterface cleanup

make it easier to select FSM/Pipe DIV unit

fix *another* ld-update-related timing / FSM issue

tidyup / shuffle after review

remove default parameter

"WAY" does not exist - range(NUM_WAYS) was intended

use WAY_BITS in appropriate locations

reminder that the license (reflecting what is in setup.py) is the LGPLv3

Merge branch 'master' of git.libre-soc.org:soc

dcache.py commit first full tranlation pass, about five percent left
undone as I don't understand how to do it and need help

update copyright notices to include additional primary author
(michael, please make sure to be properly informed on copyright law.
the git commit logs are the "ultimate" record, and simply being just one
of the authors does not mean that you can take the entire code and re-license
it under your own license.  you can only take the portions that *you* wrote)

add load algebraic immediate unit test

add algebraic ld tests lwax, lwaux

Add copyright to files I primarily authored in simulator/

Add copyright to files in fu/ that I was the primary author on

Add copyright statement to power_decoder.py

Michael Copyright

bring "core stopped" signal out through DMI interface

add in DMI "stat" loop which monitors core "stopping"

Allow an empty style, and passing default styles as arguments

This permits to entirely avoid passing a style structure, if only
the root selector is needed.

Add comment node type

Add base and display styles

Apply style from node own name

Add color style

Collect styles from the tuple

Propagate the root style to all signals

Begin by prepending the default module path to all signal names.

comment why litex sim mem map is altered

multiply does not have invert_in, zero_a or invert_out

rename invert_a to invert_in because logical inverts RB

update submodule

load bios not 1.bin unit test

add extra div regression tests

Move comments to the docstring

Walk the DOM and emit the trace names

Descend into the children of each group, while emitting the group
delimiters.

add eqv to logical unit test

add nor and nand to unit test

moved to div pipe temporarily in compunits

bug in andc and orc, complement was taking place on RA not RB

extend addis test

add andc and orc tests, failing because RB needs inversion not RA

modsd bug, https://bugs.libre-soc.org/show_bug.cgi?id=471

First draft of a mini-language to describe GTKWave documents

Uses a split CSS + DOM approach, where style is separated from content.
For the moment, only syntax and semantics definitions are proposed.
Implementation should be the next step.

submodule update

add regression test for nonzero addis

add means to run microwatt test binaries

r0 zero tests on addis, fails