redo fclss to simpler layout

add testing functions to FPFormat

add fpclass pipeline (1st version)

start to get FP to INT working

add first version test fp to int convert

get test_div64.py back up and running (just... because)

remove near-identical duplicated code, replace with "factory" in FCVT classes

correct FPRSQRT specialcases

switch fpdiv/test/test_fp*.py to use unittest

skip slow tests

Revert "reduce LHS for RSQRT by a factor of fract_width and"

This reverts commit c6149c74b64a00d0ca8059468e8709ccb200e301.

add new FP32-FRSQRT regression test

fix shifting of rsqrt mantissa input

semi-working after "hack" to reduce LHS of algorithm by fract_width

add rsqrt specialcases

reduce LHS for RSQRT by a factor of fract_width and
"sensible answers" start appearing from the div/sqrt/rsqrt algorithm

add fsqrt test

reduce am0/bm0 by 2 bits in DIV

hmmm remove extra zeros on DIV mantissas

more comments

reduce next_bits by 1

clean up comments

use PriorityEncoder and Array selection

store bits in signals, cleans up graphviz

specialcases: sqrt of -ve zero is -ve zero

remove debug prints

hack which happens to get fsqrt preliminarily working

add more fpsqrt specialcases

add more fpsqrt specialcases

add more fpsqrt specialcases

add fsqrt test

start adding FPSQRT specialcases

add fpsqrt experiment

tidyup

split out div/sqrt/rsqrt trials to separate module

tidyup a bit

reduce n_comb_stages for fpdiv first setup

add magic constants comment

add some voodoo magic extra bits on the input numbers in fpdiv

reorganise loop

update explanatory comments

add fpdiv 16/32 regression/coverage tests

corrections to mantissa length, FP16/32/64 DIV work (preliminary)

FP16 DIV seems to be working

more random experimenting

random modifications

random modifications got semi-correct output

continuing experimentation

add twin MSB alignment / denormalisation (from FPMUL)

experimenting

set fraction width to zero

remove FIXMEs

put am0 into top bits of dividend

add roundup to nearest radix

rename long parameter name to shorter n_stages

remove stage-work-reduction for now

divide number of stages by radix and by required comb_stages?

fix div specialcases

config/setup/imports

add missing ispec/ospecs

remove unneeded code

remove div1.py

whitespace

more imports / syntax errors

set up DivPipeCoreConfig back in FPDIVMuxInOut, syntax errors

sort out weirdness in FPDIVBasePipe initialisation

fix imports

compare_rhs is a multi-bit value (cant use bool())

match mantissa width up in div config

rename exponent_width to e_width, mantissa_width to m_width (shorter)

create get_core_config function

restore important modifications that seemed to be lost

compensate for div answer being in range 0.49999 to 1.99998

add comment on what mantissas represent

update comments

add an absolute count on the stages

add an absolute count on the stages

get DivPipeOutputData converted to mantissa + overflow format

start also putting in additional DivPipe*Stage usage

add preliminary DivPipeCalculateStage and DivPipeFinalStage

add "z" to DivPipeBaseData class so that sign and exponent can be carried
(unmodified) through the pipeline

start adding use of DivPipeInputData and DivPipeInterstageData

store a and b in dividend and divisor_radicand

add bug cross-reference to #113 for FCVT unit tests

split out EXP-High shifter to separate module

beginnings of FP to INT convert

highlight weirdness

weirdness on INT32->FP32 detected.  ui32/i32->f32 test added

add i32 to f64 conversion test

add an operator class for signed/unsigned

add in preliminary signed int conversion

first example usage of FPPipeContext "operator"

update comments

add ui64 to f32 conversion test

add larger uint32 and uint64 to fp16 conversion

change function names

add not-a-lot-of-sense test

add first version fcvt int to fp16/32/64

increase test range, add loop

whoops fpnorm out by one bit in new FPMSBHigh class

whoops rename module