propagate missing parameters from div

code comments

do not set div result if overflow occurs

re-enable div random tests and other regressions

check for div_overflow equal to None rather than == 1

re-add rc/oe back into LDST input record
this for later use with st*cx because it writes CR and OV (and SO)

whew panic over, missed a bigendian argument in test_compunit.py

add test7 div regression

add more debug output for #425

add debugging chain for #425

update submodule

cut/paste error writing to wrong vcd file

switch to using Signal.width instead of Signal.shape()[0] since Shape isn't a tuple anymore

see https://github.com/nmigen/nmigen/pull/422

format file

update libreriscv submodule

add regression test for div overflow case
see https://bugs.libre-soc.org/show_bug.cgi?id=425

slightly different so handling in common output stage

also set so only if OE requires it

debug information related to 32/64 bit mode

bug #424 - 32/64 bit is a *global* flag not a per-op one
when it comes to setting CR0

test top bit 31 in 32-bit mode for CR0 creation

ha ha very funny.  pipelines being pipelines, you have to wait for them
just as with MUL, it was necessary to set the "valid" signal for
only one cycle otherwise spurious output is created

whoops test gets copied 4 times on the If.
create intermediate signal

ALU output stage, change logic slightly
test for oe/ok then set xer/ov data/ok if true

set xer_ov.ok = 1

remove unneeded xer.ca in MulOutputData

something weird going on with div.  interaction between tests

simplify setting of mul overflow into xer_ov

clarifying comments on setting xer_ov/so

DIV overflow needs to be copied into both bits of XER.ov
(OV, OV32)

add debug output of DIV results

check result first then CR second

munge alu_fsm Shifter into looking like CompALU API compliant

resolving issues with div tests (turned out to be nmutil.divmod)
adding more tests to track down a CR0 issue

remove xer_ca from DIV pipeline (took a bit of messing about)

Define ports for a simple sequential Shifter

irony comment on how one line creates a massive array of gates

add new stages etc. to get multiply working without xer_ca

create new DivMulOutputData which does not have CA/CA32

make carry output handling optional in common output stage

identifying locations where big/little endian is in place, adding args

resolving bigendian/littleendian modes in qemu sim

resolving old and new behaviour for lookup of SPRs

resolving old and new behaviour for lookup of SPRs

adding in ALU test back in, debugging SPR setup

sorting out setting of XER

add spr to fast reg converter

got test_issuer operational on one unit test
however needs further investigation

switch assembler to little-endian

stashing current state of investigation whilst looking for regression bug

add test trap simulator unit test

allow qemu to stop at specified end point

add mtspr and bcctrl instructions to helloworld test

add option to qemu to break at known alternate address

add to/from spr test (mtspr, mfspr)

add code-fragment from microwatt helloworld

add a simple addis test (regression)

copy binary loaded from disk into data memory as well

Start the FSM-based ALU example.

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

add WIP pipeline loop demo

add hello world binary test

whoops error in test of dynamic parameter

sort-of got binary execution test working

code-shuffle on testing to prepare loading large files into memory

Clear input data along with valid_i

ordering of tests for OP_ATTN needed shuffling.  seems to be working

whoops got Function.NONE test wrong in PowerDecode2

remove unneeded record field from logical_input_record

debugging termination (OP_ATTN)

update opcode map for OP_ATTN

add halted condition in ISACaller, when attn instruction encountered

debugging termination / OP_ATTN

add ATTN unit test

add core start/stop capability, and OP_ATTN support

add in SPR test cases into test_issuer.py

use ComMULOpSubset in mul pipeline

remove alu unneeded op record data

remove alu unneeded op record data

remove alu unneeded op record data

add mul unit to test_issuer

add mul compunit

whoops forgot that the mul pipeline is actually a pipeline (3 stage, first one)

do abs slightly differently in SelectableInt

continue mul unit test debugging

add MULS (signed) version of multiply

improve debug for test_sim.py

add mullw test to qemu sim

fix SelectableInt abs

add first simulator mul test

investigating mul pipeline

SelectableInt: make __mul__ return enough space to fit the result

first cut at mul test pipeline

add first cut at fu mul pipeline

adding mtspr tests

adding OP_MTMSR test

add mtmsr internal op

add mtmsr internal op

sort out initialisation of TstL0CacheBuffer in ldst compunit test

Assert n.ready_i at the beginning of the cycle

This simulates the common case where we are ready for the
result as soon as the ALU delivers it.
The special case for the zero-delay operation is no longer
needed.