Check NAN values in fdiv tests

The new RISC-V ISA spec mandates NAN bit patterns.  This test checks to make
sure that those bit patterns come out of fsqrt(-1).  These pass on both spike
and Rocket.

An additional _DWORD_RESULT version of the FP test macros is added to
facilitate floating-point tests that compare against particular bit patterns.

Use new NaN handling for conversions to integer

Use new canonical NaN

Write 1, not 0, to MIPI

change la to li as appropriate in test macros

Merge pull request #4 from pmundkur/devel

Add a top-level make clean target.

Update IPI test to work with new mechanism

update env

Avoid REMU in timer test

fix to riscv_test.h in env

Add another recoding test

Add another recoding test case

Remove executable permissions from source files

Remove Hwacha v3 tests

Add another FP recoding test case

Add test for FP recoding corner cases

Add a top-level make clean target.

Use medany code model, not PIC, for ISA tests

don't pass fpu/vector tests when fpu/vector not present

Coherence torture test for VM tests

VM tests only support one core, so have the other cores hammer on the
memory system to attempt to catch simple coherence regressions.

New M-mode timers

Fix RV32 handling of syscall arguments

Add _hard_float check in crt.S.

Add basic WFI test

Fix VM, MIP encoding

Update to privileged architecture version 1.7

Fix dhrystone timing code

Make dhrystone report correct-ish numbers

Don't rely on reset values of MSTATUS_UA/SA

Fix benchmark compilation/execution on RV32

Merge pull request #3 from joerchan/master

Better coverage of mul high instructions

Correct expected high value of multiplication

Better coverage of mul high instructions

Run RV32 tests on spike with --isa=RV32

Update env

New virtual memory implementation (Sv39)

split out S-mode tests and M-mode tests

Don't assume PRV1/2 and IE1/2 are reset

Merge rv64si and rv32si tests

Add fdiv test

need fence before scall for vector mm

push env

relay hwacha cause/aux to scause/sbadaddr

Merge [shm]call into ecall, [shm]ret into eret

revamp vector tests with new privileged spec, and add scalar pt tests

Add PTE dirty bit test

Use hcall instead of mcall

Update to new privileged spec

Added more +/- NaN/inf tests for fcvt.{w/l/wu/lu}.{s/d}

Added -NaN test for fcvt.{w/h}.s

Unify rv32/rv64 timer tests

change organization to riscv

Make rv64uf-p-ldst test the sign bit, too

Change submodule pointers to github.com/riscv

This new organization is designed to make it easier for external
collaborators to contribute.

Fix matmul performance on gcc 4.9

It's just loop interchange in the register blocking loop.

Add LICENSE

Avoid deprecated "b" pseudo-op; use "j" instead

On misaligned fetch, EPC = branch target, not source

We can revert this commit if we decide to change the EPC behavior.

minor mt updates

Remove dependence on machine/syscall.h

Initialize static TLS for the benchmarks

Add more entropy to matrix multiplication input

This will exercise the floating-point units more thoroughly.

Use user stack in supervisor mode

This fixes a race condition, as there was only one kernel stack.

Use new toolchain and calling convention

Rely on assembler to relax far branches

Make timer test more thorough

push env

relax rv32si timer test a bit

remove zscale specific tests

enable make subsets

make rv32si fault load/store test stronger

beef up rv32si tests

blocked mt-matmul

forgot barrier in mt-matmul

Clean up canonical mt benchmarks and reorganize extra versions in /mt. All versions support support at least 1/2/4 threads.

Fix build with riscv-gcc version 4.9

Don't access memory outside of the binary's range

Fix TLS in benchmarks

Linker relaxations were screwing up loading the thread pointer.

push env

Updated mt tests

Enable interrupts in bmarks

Added "simple" test to rv32ui.

updates

update readme

update readme

cleanup README.md for web

prep-for-public: change to https ref for env

Add timer interrupt test

Added a new test case to REMW.

commit high-performance mm (scalar and vector versions)

Adjust hwacha misaligned instruction test to ignore lower 2 bits in comparisons to account for impl differences.

Resync env with riscv-opcodes

Add radix sort benchmark

setStats in benchmarks now should set and unset the stats register. Also, removed legacy SET_STATS macro.

Sync env with opcodes

Make qsort input size more reasonable

Make qsort benchmark more meaningful

Before, we were sorting a sorted array :\

Check FP corner cases and flags

Add fclass.{s|d} test

update env