comments on icache

get rid of rst

use word_select

add mmu-dcache test

icache.py connect up all the sub-functions, fix typos and other small
errors I get running the file, hit a wall with current error so stopping for today

icache.py add parameters to 'process' functions, fix small errors

icache.py move get/read/write functions out of ICache class to top of
file under constants

icache.py copy simulation code from dcache.py, fix syntax

icache.py fix syntax, move all constants and Array/type creation
functions to top of file

icache.py fix syntax errors that occured when running python3 icache.py

dcache truncate wishbone address, store real_addr in alternative

last mmu get seems ok

whoops recursion error v.shift calculated from v.shift

more experimenting with mmu READ_WAIT state

radix tree wait error, investigating

mmu test starting to make sense

floundering around with MMU unit test, no idea what to do

mmu code-morph

code-morph, add masked function

move code to mmu_0

add example radix walk from power-gem5

MMU test

submodule update

clarify

sort out ariane PLRU, rename/clarify

minor error in plru

rename cache_valid_bits to cache_validsg

cache_valid_idx too large in dcache

whoops, cache valid array too small in dcache

more dcache debugging

missing reservation address comparison

dcache tidyup

more dcache debugging

add random dcache mem test

cache valid corrupted: fixed

adding names to array signals

whoops, indentation error

enable Display debugs

set bytesel in dcache store

separat stbs_done into ld/st

dcache load/store test

debugging dcache

wrong width for data / addr

connect up WB SRAM to dcache test

start on dcache test

missing comb +=

missing maybe_tlb_plrus

WAY_BITS not TLB_WAY_BITS

whoops new node not to be calculated at end

try to get better DTLBUpdate

simplify dcache pending

move dcache pending test to separate module

more error correction in dcache

use module for TLBUpdate

add brackets round if & in dcache

icache.py add test_icache and icache_sim derived from icache_tb.vhdl

Merge branch 'master' of git.libre-soc.org:soc

icache.py fix spelling, syntax

simplify read/write pte

eek, big sort-out of syntax errors in dcache.py, now generates .il

icache.py rearrange the code within the base class ICache

starting on dcache syntax errors

add PLRU microwatt conversion

add function calls to construct dcache

correct some errors introduced in dcache.py

add docstring for PowerOp class

more laborious line-by-line checking of dcache.py conversion
a subtype integer range 0 to NNN needs a Signal to be declared of
*log2_int(NNN)* not Signal(NNN)

icache.py complete first translation pass of icache.vhdl

add PowerDecoder explanation

bit of a mess, trying to get PowerDecode to not create empty subdecoders

subset columns for PowerDecoder - bit of a mess (done by hand)

create a special subset of Decoder Record for storing "main" decoder info
this has to store Trap info however everything else is optional

pass in state into PowerDecode2, save on eqs and wires

give Decode2Execute1Type in core a name

argh, somehow EINT check got moved out of if/elif block

capture trap / irq conditions in flags for debug purposes

pass in CoreState to PowerDecoder rather than eq a copy of it

whoops trap address being set in wrong Decode2ExecuteType object

add cxxsim option

use PowerDecoderSubsets for FUs, except for TRAP which uses the main one
this because the TRAP gets rewritten

add per-FU PowerDecoders.  should now be subsettable

create eq_from function based on eq_from_execute1

debug print statement in eq_from_execute

oe_ok renamed to oe, needed in regspec_decode_read

add insn and fn_unit to CompLDSTOpSubset

add pspec and opsubsetkls to CompUnits

icache.py commit translation progress, about one third left

make immediate decoding optional on-demand

whoops spelling mistake outOut_carry not outPut_carry

convert mul test to use Power Decode subset

convert shift_rot to subset decoder

convert branch test to PowerDecodeSubset form

convert CR to PowerDecodeSubset format

bit of a big reorg of data structures

ALU test_pipe_caller.py is now testing with a subset PowerDecoder2
and the field names need to change to match up.

split out PowerDecode2 into PowerDecodeSubset

large stack of moving stuff around in dcache

adjust indentation of dcache_slow

more dcache translation

add start on cache_ram.vhdl to nmigen conversion

more dcache translation