add os.makedirs on pyfnwriter output path

add python function writer, takes Appendix v3.0B pseudocode functions
and generates executable python

update reg sort order in ISACaller

grr syntax incorrect, use <- operator not =

mark RN as TODO

must not add to read regs unless in the authorised list

remove MISSING (theyre not), fix a couple of errors in pseudocode
for lmw and stmw, these are not supported but are there for spec
"completeness"

add new RC reg to get pywriter to build

update to 0.0.3

document addition of pyfnwriter

add NEWS update

add fpcvt.mdwn pseudocode which calls new auto-generated function
taken from Section A.3 for FP conversion

add new pyfnwriter command, converts v3.0B spec pseudocode helper functions
into python

create compiler for general pseudo-code functions in v3.0B spec
specifically to support FP such as convert from int etc

add function reader for appendix and other v3.0B pseudocode

comments in fp convert, fix carry out, comment out FPSCR for now

spelling

move round_float to separate file

add fpfromint.mdwn new file, to be used for FP conversion
contains pseudocode from v3.0B spec, A.3 p782 book I

extra debug print

whoops, FRC taken from FormX.FRB not FormA.FRC

FP mul test, correct pseudocode to use FRC

add minor_59.csv file, corrected, and power enums
operations fcfids, fcfidus, fsqrt etc.

return result in FPXXX64 functions (whoops)

when calling multi-arg function with regs, add to read list

issue with sub-decoders
merged FP HI/LO 63 (minor_63.csv only) due to clash on pattern 63

add fadd/sub/mul/div to power_enums

add FP basic arithmetic operations, pseudocode, fparith.mdwn

comments

add fcpsgn unit test

add fnabs unit test

add fabs unit test

add fp mv test, correct pseudocode

whoops initialise FPRs from GPRs in ISACaller

missed an assignment-copy for simple expressions

add fmr test and associated decoder (optional with include_fp)

add X-Form and A-Form to minor_63l and minor_63h csv files
add option to create_pdecode to include FP ops

whoops need to reverse bits in minor_63l.csv to match linear switch

FP 63L/H ops need to add in extra 0/1 minor_63l.csv minor_63h.csv
a hard-coded test in microwatt decode1.vhdl tests bit 5
we need an automated switch statement

add fp move opcodes to power_enums.py

add new fp load / store with update unit test

add FP store op names to power_enums.py opcode list

whitespace on instruction mnemonics

add FP LD/ST D-Form operations to major.csv

add load/store FP indexed instructions to minor_31.csv

add FP load test lfsx

when setting  x <- GPR(RA) make sure read_regs is added to in parser

add GPR-underscore read of regs

add FRA ISACaller name decoding

add FRA-FRT to power enums

add first FP load test, still a lot TODO

add FPR (FP Regfile) to ISACaller

add in FPR.getz and support for FPR(x) in ISA parser

add FRA-FRT fp reg names to ISACaller parser

add fpmove.mdwn from v3.0B p150 book I section 4.6.5

clarify, comments

add FPADD, FPSUB, FPMUL, FPDIV quick hacked functions

add very quick float convert to SelectableInt

add import of DOUBLE/SINGLE to pywriter

add SINGLE function to helpers, for FP Store

add first pass at DOUBLE helper function for FP ISACaller simulation

add zero-variant (RA|0) in fpload pseudocode, cleaner, clearer

add fpstore.mdwn

add fpload.mdwn for FP simulation

add setting of MSR "PR" bit for when running MMU test

extra checks on ldst exception unit test

fix MemException, return correct address in DAR

testing load misaligned

test_maxint, add zero onto 0xffffffffffffff

add first LD/ST exceptions test case for ISACaller

save SVSRR0 in trap, if SVP64 mode enabled

create new call_trap function in ISACaller

add catch of MemException in ISACaller to raise unaligned exception 0x600
DAR is set as the address raised from the exception

include Error keyword in message

allow unaligned access exception to be raised in ISACaller mem simulator

add ld/st misalignment test case

add relevant pred source/dest mask bits and create appropriate zeroing
signal for predicate source/dest

add first SVP64 predicate dest-zeroing unit test

remove non-predicated svp64 ISACaller tests

improve format of docstrings for ISACaller SVP64 tests

reformat SVP64 docstrings to vaguely resemble something useful in sphinx-doc

sphinx docstring highlight of SVP64 listings

move logical SVP64 test cases to separate file/directory

whoops error in docstring

tidy up svp64 cases to make it better suited to documentation
https://bugs.libre-soc.org/show_bug.cgi?id=639

update about Copyright law when it comes to facts

add symlink to license

add saturate SVP64 RM mode decode

split PowerDecodeSubset do_copy into do_copy and do_get

explicitly copy SV RM decoded fields in PowerDecodeSubset

move SVP64 RM mode decoder into PowerDecodeSubset
this allows individual (satellite) decoders to get SVP64 characteristics
such as predication zeroing, saturation and other modes

remove another verbose debug print

add sv_input_record_layout to match SVP64RMModeDecode

whoops must include SVSTATE in STATE regfile regspec read/write map

IssuerDecode2ToOperand needs svstate (matching msr and cia)

add more ALUHelper routines for fast3

add ALUHelpers check_fast_spr3 for SVSRR0 checking

add SVSRR0 to OP_RFID and OP_TRAP reg read/write

add fast3 to PowerDecoder and regspec map
needed for SVSRR0

add SVSRR0 spr_to_fast lookup