working on implementing fma, f16 rtz formal proof seems likely to work

bitwuzla has been running the formal proof for the last 23min, seems
like it'll probably succeed after a bunch of time.

add FPFormat.get_exponent_value to get an unbiased exponent corrected for subnormals

misc bug fixes and cleanup in fpbase.py

add tests for non-power-of-2 shifts for MultiShift* classes

fix MultiShift* classes to correctly calculate shift-amount bit width

start implementing fp fused-mul-add pipeline

https://bugs.libre-soc.org/show_bug.cgi?id=877

disable fadd f32 formal proofs by default -- they're too slow

fix copyright years

[skip ci]

update README, include links to source code
mention grant numbers, and that nmigen is Trademarked.
+nmigen is a Registered Trademark of M-Labs
+https://uspto.report/TM/88980893

change gitlab-ci to show test names

fix my name

update Copyright year

add fsub support to fadd pipeline

finish adding all rounding modes to fadd -- formal proof passes

add rounding modes to fpbase.Overflow

f32 fadd formal proof is fast enough -- don't skip it anymore

add correct NaN propagation to the fadd pipeline and formal proof

add bitwuzla to gitlab-ci

add formal proofs for other fadd widths, but with unittest.skip

add initial f16 fadd formal proof

change .gitlab-ci.yml to use nmigen with smtlib2 support

add set-logic ALL clause to stop cvc5 warning

change run command

add fp16mul_test.smt2

remove redundant bvadd with 1 input

add missing inf * 0 -> NaN cases

add fpmul_test.smt2 as a test to see if we should bother trying to wire-up smtlib2 real and fp support in yosys and nmigen

It's probably correct, z3 ran longer than I bothered to wait, it usually stops relatively quickly if there's an error in the logic.

fix ci not finding sfpy

fix tests/mark as expected failure

format code

pin some dependency versions

remove redundant arguments that are now specified in pyproject.toml

fix some borked imports

add pytest config -- it ignores some borked files

make sfpy build

fix .gitlab-ci.yml

switch to using nmutil's FHDLTestCase

allow alias SimdSignal<-PartitionedSignal to allow tracking back through
git revision history

comments

allow scope to be None in SimdShape, it becomes an empty
storage shell for parameters until a scope is given,
at which point a new SindShape is created and the PartitionPoints
can all be set up.

add SimdScope.__call__ function needed to copy and adapt scope

add setmodule function to SimdScope

put in (unused) code for SimdShape.__mul__ when both LHS and RHS
are SimdShapes.  this is unused at present, needs review

start filling in integer SimdShape.__mul__ case with list of uses, based
on whether the SimdShape was initially created as FIXED priority or
ELWID priority.

add SimdShape "priority" mode flag
(not used, yet)

add initial SimdShape.__add__

add initial SimdShape.__mul__

format code

remove SimdScope.get() and friends

format code

add tests for SimdMap and friends

add SimdWHintMap to support tracking width_hint for XLEN

hooray, convert PartitionedCat over to new PartType API, using
get_num_elements and get_el_range

add two new functions to PartType: get_num_elements and get_el_range

remove fixed_width parameter from SimdScope.Signal
after working out how to explicitly use a SimdShape

use explicit SimdShape for minitest example rather than
fixed_width parameter

had to add fixed_width parameter temporarily to confirm that the
minitest, test_partsig_scope.py, worked (which it did).
now can work out how to remove it

debugging of initial test_partsig_scope.py mini-test
scope and shape need to be stored in SimdSignal in order to get at them
later

adapt/debug SimdSignal when using ElwidPartType
example mini-test with test_partsig_scope.py working through issues

remove unnecessary imports

remove unnecessary code which creates complications from SimdScope
constructor.

elwid is mandatory, vec_el_counts is mandatory.  no need for complicated
types, complicated adaptation, complicated interlocking conditional
behaviour.

pass in elwid (Signal)
pass in vec_el_counts.

done.

rename the arguments to SimdShape() so as to match up with Shape() params

add SimdScope.Shape redirector which switches from scalar to simd behaviour
depending on context.

for compatibility with nmigen Shape() the width parameter is passed
through to widths_at_elwid in SimdShape, allowing the layout() function
the opportunity to turn a scalar width into fixed element widths at
all elwids.

start filling in ElwidPartType switch/case and other info
needed to get it functional and a drop-in replacement for the old
PartitionedSignal PartType behaviour

create a SimdShape class and begin to investigate how to tie it in
to ElwidPartType.

add more code-comments

return layout points from layout()

spelling corrections after typing on a phone

add dictionary of list of layout points, start-end
ElwidPartType it looks like it needs to know where each element
starts and ends, therefore provide that info at the point it was
created

add docstrings for additional necessary context-aware versions of
Signal.like and Shape in SimdScope.

from mobile reslly bad spelling comment why layout should remain a fn

add back-link to why SimdScope has to get the hell out the way when
scalar=True

add in code-comments
noticed a lot of weird code (including the hint that there might be
an intention to treat SimdSignal as a scalar ("one elwid, full width")
which is very dangerous (explained already)

added in particular some notes about the parameters that go through
to layout()

add comments / docstrings for layout function to illustrate where
the parameters actually come from

only set standard PartType in non-Simd-mode

in SimdScope only update module AST Typecast function in SIMD mode
do not whatever you do change the mode over to Simd casting in Scalar mode

add the beginnings of a usage docstring for the module and add a Signal
function which shows how to connect things together.

with SimdScope being passed in as the "mask" parameter, the SimdSignal
knows to switch over to "ElwidPartType mode"

remove simd_full_width_hint, it is down to individual Signals within the
context to explicitly declare their width, if in fact they need one.
some cases (as shown in the layout() function) no fixed (full) width
is required to explicitly be specified, it is determined instead from
the element widths

add in TODO notes tying in SimdScope/SimdMode

add type annotations .pyi file for SimdScope

update SimdScope to use vec_el_counts

move SimdScope to separate file

add LHS support into PartitionedCat. amazingly - stunningly - it works
https://bugs.libre-soc.org/show_bug.cgi?id=731

confirmed (in prototype form that LHS Cat will cause conflict

continue truly awful hack which, in SimdSignal.__Assign__, detects the
back-link to the submodule (PartitionedCat) in its return result,
and calls set_lhs_mode(True) or (False) on LHS and RHS as appropriate.

the default value is *NOT* set in the PartitionedCat constructor very very
deliberately so as to show up any bugs.  it is particularly fortunate that
this was chosen to be done because there was, in fact, a bug in the
TestCatMod unit test, which assumed that it was ok to splat a Cat() result
of a pair of SimdSignals directly onto a Signal().

it *is* in fact "technically allowed" by nmigen due to automatic casting
of UserValue, but should not strictly have been done.

add back-link in the return result of PartitionedCat to allow access
to the submodule.
PartitionedAssign can then detect this and alter the conditions to
LHS *before* PartitionedCat.elaborate() is called

it was already established in commit 494757caa1f that the elaborates
are all called later

add quick print statements to show that elaborate() gets called as a
second phase after the creation of the AST tree
this gives a window of opportunity to tree-walk and set whether SimdSignals
are LHS or RHS as determined by encountering SimdSignal.__Assign__

found an error in PartitionedAssign and PartitionedRepl
where Slice was accidentally being done on SimdSignal rather than
SimdSignals internal sig.  whilst this was a legitimate oversight
the bug should have been found when a NotImplemented SimdSignal.__Slice__
was added.

Project Development Practices were violated here by unit tests not
having been run, which would have easily detected the bug

remove duplicate function definition

remove reference to use of Swizzled class, due to it violating
Project Development Practices
documented here:
https://bugs.libre-soc.org/show_bug.cgi?id=731#c10

add forgotten files from last commit

add WIP code for handling Slice and Cat in a unified way, supporting assignment

format code

fix bmask calculation

split out end_bit

split out start_bit

remove redundant plist variable

sort dpoints keys

simplify dpoints computation

width is already set to fixed_width, we don't need to have a separate case

dedup dpoints