Remove cache miss test from last AMO test. (#88)

Follow-up to b68b39031a730ecc155ed87fba2ed5f111d0ab07.

The 64KiB allocated by the code to force a cache miss makes it impossible to run
the test from any memories that are smaller 64KiB, such as scratchpad memories
or LIMs. Since this is trying to test microarchitectural behavior, they don't
belong in these ISA tests anyway.

Declare trap handlers as global symbols. (#87)

This allows them to be referenced by other files, such as a test environment
that lives in a separate compilation unit.

Verify that mtval/stval is written correctly on misaligned fetch

Fix rv64mi-csr for the case where U-mode is not available. (#86)

Increase dual-core RV64 timeouts.

I need this for CompareSections to pass when I instrument spike to be
really slow.

Get helpful gdb output in MemTestBlock.

Pay attention to server_timeout_sec

Fixes #83.

Resurrect priv tests.

Merge pull request #79 from riscv/multigdb

Multigdb support

Make ExamineTarget multi-core aware.

Now on multi-core targets it only runs once, wasting less time.

Fix tests to work in multi-gdb mode.

The Gdb class now can handle connecting to more than one gdb. It
enumerates the harts across all connections, and when asked to select a
hart, it transparently sends future gdb commands to the correct
instance.

Multicore tests still have to be aware of some differences. The main one
is that when executing 'c' in RTOS mode, all harts resume, while in
multi-gdb mode only the current one resumes. Additionally, gdb doesn't
set breakpoints until 'c' is issued, so the hart where breakpoints are
set needs to be resumed before other harts might see them.

Remove unused function.

Add coverage for single-core non-rtos OpenOCD.

Allow multiple reset vectors.

Some boards have jumpers that control the reset vector, and forcing them
one way or another is more annoying than dealing with it in software.

Link against libm for fma()

Merge pull request #76 from riscv/multicore

Add interrupts to MulticoreRunHaltStepiTest.

Forgot to commit this earlier.

Fixes #77.

Add interrupts to MulticoreRunHaltStepiTest.

Just to hammer on anything at once, and hopefully catch weird
interactions if they exist.

Don't read entire log into RAM just to print it.

misa is stored in the hart now, not the target

When spike fails to launch, display its output.

Test debugging code with interrupts.

Call postMortem() when a test fails.

Clarify timeout units.

Move link options to end of gcc command line

Merge pull request #69 from riscv/multicore

Proper multicore support for debug tests

Improve ma_fetch test to cover JAL and branches

Add some infrastructure for multicore tests.

When compiling, define the number of harts. This means we only need to
allocate a lot of stack if there are a lot of harts.

Use 32-bit link script for 32-bit target.

This file isn't ready yet.

Forgot to add this file.

Increase remotetimeout for spike targets.

On overloaded systems, when executing compare-sections, otherwise gdb
might hit a timeout and the compare-sections code doesn't deal with it.
(You get an error message complaining that 130 is not a valid hex
digit.)

Fix rebase bug.

Make MemTestBlock output a more descriptive error.

Fix MemTest* after sloppy rebase.

Rename test to MulticoreRunHaltStepiTest.

Make pylint happy.

WIP multicore testing.

WIP towards multiple gdb instances.

Make the debug tests aware of multicore.

Targets now contain an array of harts. When running a regular test, one
hart is selected to run the test on while the remaining harts are parked
in a safe infinite loop.

There's currently only one test that tests multicore behavior, but there
could be more.

The infrastructure should be able to support heterogeneous multicore,
but I don't have a target like that to test with.

Increase delay in UserInterrupt.

When a machine is very loaded, otherwise it could happen that we send
the interrupt before the resume has actually happened.

Merge pull request #67 from riscv/sfence_vma

Inform GCC that "sfence.vma" clobbers memory

Inform GCC that "sfence.vma" clobbers memory

Put logfile code back so everything works again.

I don't exactly understand why it has to be the way it is, but I just
want it to work.

Also fix a pylint complaint.

Merge pull request #66 from riscv/debug_user_niceness

Debug: Usability Features

debug: clean up Temporary Log File messages

debug: Avoid None type error

debug: Revert change to print backtrace, as that is actually already printed

debug: Allow OpenOCD startup timeout to be specified. Print out path to log files.

When a test fails with exception, actually print out the reason why.

Make MemTest* catch reading too many words.

For one of the test addresses, use the highest possible one to ensure
that OpenOCD isn't secretly reading/writing more words than requested.

Show the OpenOCD log in all(?) failure cases.

Print out name of logfile when debug test is run.

When make fails to run a test, print out the log.

Don't use `set pipefail` which is a bashism.

Instead, just give up on making the log files altogether now. Since
gdbserver.py makes its own log files it's not as necessary in any case.

This is yet another commit in an attempt to get the riscv-tools build to
actually fail if these tests fail.

Don't eat errors in debug Makefile.

Don't run debug tests as part of build.

Testing is a separate step.

Also fix Issue #64 by adding src_dir to the path to the targets file.

Pylint target files as well.

This would have prevented some bugs I committed earlier.

Give these sim targets a chance of passing.

Also make sure vsim.log makes it into the generated log file.

Merge pull request #62 from richardxia/only-emit-f-instructions-when-compiled-for-f

rv64[ms]i-csr: Only emit F instructions when compiled for F.

rv64[ms]i-csr: Only emit F instructions when compiled for F.

RV32 div tests should use -2^31 for min value, not -2^63

Improve RVC test

Make the page-crossing instruction non-idempotent to detect erroneously
executing the first 16 bits of the instruction with garbage MSBs.

Fix the end of MulticoreTest.

Now it actually confirms that we're talking to two different cores which
have different values in their registers. Previously it could have been
fooled if eg. the thread command was a nop.

Make pylint happy.

Use new OpenOCD messages to determine gdb port.

This is simpler and more reliable than playing around with lsof.
Specifically, it works if the OpenOCD command is "strace openocd" while
the previous code did not.

Only clean up logfiles that we know we created.

Add back code to clean up triggers in entry.S

Then for targets that can't handle this because they don't implement
hmode, add a target setting that allows that to be specified.

Check all PCs after reset.

Print out logs in more failure cases.

Merge pull request #58 from riscv/fpga_reset_halt

debug: Make the 'out of reset' tests apply reset

debug: Make the 'out of reset' tests actually apply reset

Add gdb_setup to target for arbitrary gdb commands

I'm using this for a target where misa is at an old address, to
set riscv use_compressed_breakpoints off

Don't clear triggers during execution.

This shouldn't affect triggers set by the debugger, because running code
can't change those. When it does affect them, it breaks Hwbp1 which sets
the breakpoint before running the program.

Tolerate missing misa register.

At least in the test programs. There are other places where this causes
trouble as well.

Merge pull request #55 from riscv/debug

Test gdb/OpenOCD during regular test run.

Merge pull request #56 from riscv/config

Move target definition into individual files.

Move target definition into individual files.

Instead of defining each target in targets.py, now each target gets its
own .py file. This means people can easily keep their own target files
around that they may not want to put into the main test source. As part
of that, I removed the freedom-u500-sim target since I assume it's only
used internally at SiFive.

Added a few cleanups as well:
* Update README examples, mostly --sim_cmd instead of --cmd.
* Allow defining misa in a target, to skip running of ExamineTarget.
* Rename target.target() to target.create(), which is less confusing.
* Default --sim_cmd to `spike`
* Got rid of `use_fpu`, instead looking at F or D in $misa.

Test gdb/OpenOCD during regular test run.

Add basic multicore test.

Smoketest multicore.

When connecting to gdb, select a random thread and use that for the
current test.

Also replace infinite_loop with something that will later allow
smoketesting of more than one thread.

Write OpenOCD log when it crashes early.

Store logs for all tests in logs/

This creates a record of passing as well as failing tests, and gets rid
of the log clutter that you previously ended up with in the current
directory.

Test 64-bit addressing.

The spike64 target now links all test programs at 0x7fff_ffff_ffff_0000.

Also a minor change to log file naming so that 'make all' works again.
I'll fix this better later.

Add final echo to E300/U500 OpenOCD scripts

Make HiFive1 testing (mostly) work again

Currently failing:
    DebugChangeString
    DebugFunctionCall
    InstantHaltTest

Fix using defaults for --server_cmd and --sim_cmd

Default to openocd, not riscv-openocd

AFAICT the normal build process never builds a binary called
riscv-openocd.

Make pylint happy.

If we want we can start using print(), but if so let's consistently use
it instead of piecemeal. See also
https://stackoverflow.com/questions/28694380/pylint-says-unnecessary-parens-after-r-keyword

Merge pull request #53 from richardxia/fail-if-simulator-exits-early

Fail if simulator exits early.

Fail if simulator exits early.

minNum -> minimumNumber

Merge pull request #52 from riscv/vcs_sim_cmd

debug: Correct the calling for a 32-bit simulation target

debug: Correct the calling for a 32-bit simulation target

Manually assemble bad shift amount, since assembler rejects

Resolves #51

Shorten the debug tests

Merge pull request #49 from riscv/no_examine_target

No Examine Target

Show the debug logs to stdout, to avoid travis timeouts

debug: remove unused auto_int function

debug: Allow skipping the ExamineTarget task.