Add assertions that instruction fields are correct

Add test for remaining bits

Add tests for DecodeOut and DecodeRC

store ra in intermediate, to avoid creation of decoding twice

add "done" signal to CompALU and LDSTCompALU to be able to select between the
two types consistently

initial test LD comp unit in scoreboard

hmmm set store latch based on go_rd_i

add ADD/ADDI test to LDSTCompUnit

amazingly got LD working on LDSTCompUnit

comments explaining what alu_hier.py does

LD appears to be working as well although there is an oddness in the gtkwave
output, data_o is not showing as changing despite the simulation
getting the correct output

whoops as simple as having inverted the LD/ST bit in oper_r

Add cases for DecodeB and DecodeC

Refactor DecodeA test

Add proof for power_decoder2.DecodeA

hmm not quite right, errr ST is working when setting op to LD... err...

get LDSTCompALU debugged a bit: ST functionality working

add comment on oper_i field

disable transparent=False for now

connect up LD to memory: set transparent mode to False.
need to check if the memory is valid one clock later

more comments for LDSTCompUnit

update LDSTCompUnit comments

try adding test memory store to LDSTCompUnit

Fix logical loop in DecodeA

Begin adding proof for decoder2

Migrate imports to use absolute imports

Fix test

sort imports on scoreboard

add __init__.py files to decoder

add __init__.py to soc

move all source directories to soc so that "import soc.scoreboard" etc is used

convert SPRs and others to Data.data/ok

convert to output reg/imm data plus "ok" flag

likewise comment out CR from decode, it is from the CR SPR regfile

take XER out of decode, it is from the CR regfile

add test conversion to ilang to PowerDecoder2, fix resultant errors

add class comments, add rtlil creator for PowerDecode2

add combined instruction and register decoder

whitespace

decode b, c, out, rc and oe

add spr decode to A

add SPR enum

start adding DecodeA

add start on power decoder2

add extra field-register sh

add shortcuts to opcode fields from insn_helpes.vhdl

link in power field decoder

add example usage of power_fields to get at named parts of opcode

add class which creates useable (named) representation of fields

uniquify names

add decoder on power fields

add field decoder

process fields to get positions associated with format

decode power fields from Forms, section 1.6 of 2.07B ISA

corrections on Form PowerDecoder

whoops wrong numbering

add "form" to power decode

add more comments

add comment docstring explaining power decoder

whitespace

add minor_19 patterns and extra/major

3am coding. sigh.  converted PowerDecoder to take list of namedtuples
can now pass in extra.csv and major.csv in setup

add idea of Decoder namedtuple

whoops realised that it is *PowerDecoder* args that need to become a list

move default case out of switch, to make room for multiple switches
and a *list* of subdecoders

Add suffix handling back in

Generate ilang for whole decoder

Add tests for minor_58 and minor_62

Hierarchial decoder semi-working

Add bit selectors for most of the tests

Change decoder to take the bits to select of the opcode as parameter

rename run_test so that nosetests3 doesnt complain

move default values to power_enums.py

experimenting getting power decoder into shape

Add recursive decoding

Add support for hierarchical decoding

idea for sub-decoder

sort out hacking of PowerDecoder to suit extra.csv

correction on single bit flags

fix up syntax errors in power_decoder

missing commas

add some basic comments to PowerOp and PowerDecoder classes

separate out PowerOps from PowerDecoder, simplifies code and also makes
it possible to set (later) from explicit row specs (nop etc.)

Add tests for minor_30 and minor_31 decoding tables

Add default case to decoder

Add fields from the ones in IBM's Microwatt

Add decoder/test for minor_19 field

Add code to download csv files from wiki if they don't exist

Move enums to a separate file

Correct cry in field from a single bit to an enum

Cleanup testbench, add messages to assertions

Add in remaining fields from major decoder

Add signals for single bit flags in major.csv

Add input and output register selector fields

Minor cleanup

Move decoder.py to power_major_decoder.py

Add internal op field to major decoder

Begin adding power ISA decoder

convert ram tp modules

translate slice_top and rab_slice from systemverilog to nmigen