.gitlab-ci.yml: Rewrite git://git.libre-riscv.org URLs to https://git.libre-soc.org/

git.libre-soc.org supports git over HTTPS, so let's use it.

whoops disabled some test_issuer group tests

add SVSTATE (SVSRR0) to TRAP pipeline
involves adding svstate to TrapOutputData regspec, and a corresponding
write port to StateRegs, and adding svstate to CompTrapOpSubset

upate dsisr and dar using sync

adding fast3 SPR to Trap pipeline and unit test

new fast3 needs to be remapped to fast1 port in "reduced ports" case in core

missed that soc.regfile.util has moved to openpower.util

add SVSRR0 to FastRegsEnum

add TODO comments and cross-reference to bug
https://bugs.libre-soc.org/show_bug.cgi?id=636
TestIssuer EXECUTE_WAIT FSM needs to note that an exception has happened
and *re-execute* the instruction

note a way to see if an exception happened, in TestIssuer

add printout showing exception output from FUs

remove symlink

add links in README

more rename of exception_o to exc_o, add convenience function in TestCore
to get at all exceptions

wire in exc_o.happened into write-cancellation of LDSTCompUnit

comments, and change name of LDSTCompUnit exception_o to exc_o

remove exception from data on FUBaseData, explicitly eq() it

code-comments for LDSTCompUnit

add LDSTException class to LDSTOutputData

add option to add exception type to FUBaseData (pipe_data)

rename IntegerData to FUBaseData

comment out nc (nocache), it seems to actually work

MMU: get store to activate only when data is available, and to wait till done

disable the cache for now, whilst testing read/write corruption

use Const to define bit-length when comparing top nibble of address in MMU

mmu FSM store in dcache: only put data onto d_in on write request

return d_out.valid instead of always "ok" in MMU FSM

HACK WARNING: disable d-cache on hard-coded address 0xCxxx_xxxx
this is for peripherals

add nc argument to dcache load/store tests

quick hack to SRAM test and to dcache to enable classic wishbone

adjust dependencies in setup.py

enable issuer_verilog.py to generate new MMU/DCache config memory type

send a DMI RESET at the end of the test.
this resets DCache otherwise it contains old values from the previous test

store data in microwatt dcache goes in one cycle AFTER valid is set

dcache store test: data goes in one cycle AFTER valid/addr set up

only do dcache lookup for now

Add GTKWave documents to each DCache unit test

add LD/ST cases to MMU, which should all still work

add MMUTestCaseROM

whitespace

use new AllFunctionUnits.get_fu function

use SPRreduced to match PowerDecoder2
extend mmu_sprs to include redirection of PRTBL DSISR DAR and PIDR to MMU

missing self.

resolve DriverConflict in TstL0CacheBuffer, really bad hack

debug and stop on mmu test_pipe_caller.py

comments on dcache-to-mmu link

add a TestSRAM variant of LoadStore1, for being able to run unit MMU unit tests

add basic test_issuer_mmu.py
for running specifically with microwatt_mmu=True

add option to use new mmu_cache_wb ConfigMemoryPortInterface

hook up dcache wb_in/out to PortInterfaceBase Wishbone Record

sort out spblock 4k sram cell instance name to match coriolis2 changes

https://bugs.libre-soc.org/show_bug.cgi?id=635
turned out to be as simple as the test infrastructure setting initial
values in the wrong regfile (only a few of the unit tests set initial
values in SPR regfiles)

better reporting on gpr comparisons

set up LoadStore1 in ConfigMemoryPortInterface and hook it up in MMU

comment out adding mmu and dcache to pspec in MMU FSM

move dcache into Loadstore1

add option to disable bus forwarding on SPRs and FAST regs.
not StateRegs: that actually critically depends on access to PC through
bus forwarding

add option to enable/disable bus forwarding mode on INT regfile

return read data out from Loadstore1 only when valid

hook up MSR into MMU (TODO, use a lot less bits)

simple regression dcache test was faulty.  wishbone pipeline related

comment read ack in sram

incorrect indentation in dcache rams

simplify dcache test

spelling mistake

remove RegStage1.real_adr temporary from dcache

do not overwrite parameter ra in dcache

comment out dcache_store from test, not the problem

remove unneeded code

read req in wb_in.stall, dcache

Shift-out skipped mask bits for both crpred and intpred

If src/dest step are not zero, we need to shift-out the skipped mask
bits. We already did this for intpred, and for crpred it's exactly the
same.
Move the shifting logic to a new last state, commonly used for both
intpred and crpred.

add single regression test for dcache

add TODO comment in dcache

move Signals in dcache to relevant context

dcache Elif used where If should have been

whoops should be cyc & ~ack

hard-code dcache stall signal to non-pipelined mode

increase memory size in dcache test

increase size of random dcache testing by 10

fix errors in dcache unit test

whitespace

add additional external libre-soc sphinx references... commented out for now

add additional external libre-soc sphinx references

remove code moved to openpower-isa repo

add comments on TestIssuer TestRunner

comment tests back in

fix import error

error in setting fast regs test values

import from openpower.tests

whitespace

move logical tests to openpower.test

add trap test cases
https://bugs.libre-soc.org/show_bug.cgi?id=629

move SPR tests to openpower.test

move branch test cases to openpower.test

move LDST tests to openpower.test

move mul tests to openpower.test

move div tests to openpower.test

move div tests to openpower.test

move ALU test cases to openpower.test

move MMU Testcase to openpower.test