fix bad escape sequences from forgetting to make the string raw

remove unneeded imports

add byte_reverse formal proof

add important note to byte_reverse's docs

write output directory for formal test failures

add BetterMultiPriorityPicker and formal proof

split out sim_util.write_il from sim_util.do_sim

add formal proof for MultiPriorityPicker

add comment on redundancy in PriorityPicker's arguments

formal test for PriorityPicker passes

I had to rename PriorityPicker's lsb_mode=False argument to msb_mode,
since it was actually doing lsb-priority mode by default. Nothing came
up when searching for uses of the lsb_mode parameter.

add sync domain if it isn't already there, making it much easier to write tests

add smtbmc_opts argument to assertFormal to allow passing more solver flags

switch smtlib2 logic to ALL to support floats

pin some dependency versions

stop possibility of infinite recursion in stages which
set "stage = self"

rename proof_clz.py -> test_clz.py so it's run by pytest

fix .gitlab-ci.yml

rewrite test_clz.py to actually test both CLZ and clz.

it didn't actually test any simulation outputs of CLZ before.

add clz function

fix RippleMSB

TODO: add tests

https://bugs.libre-soc.org/show_bug.cgi?id=798#c5

Revert "add reduce_only option to prefix_sum_ops"

it doesn't work when the element count isn't a power-of-2

This reverts commit c4357f7839c612a9c560a2bda14c34af6adee87b.

add reduce_only option to prefix_sum_ops

autoformat code

whitespace cleanup:
* 80-char limit
* {code} {semi-colon} {docstring} reduces line-count, increases clarity
nothing can be done about URLs greater than 80 chars unfortunately

add prefix sum render tests

add prefix_sum and initial tests

add SPDX-License-Identifier comments rather than using License:

format code

format and move comment block into fake docstring

otherwise autopep8 tries to move the comments to the top of the
file and smush the imports right against like()

add default argument fn=None to treereduce (identity operation)
clean up docstring

create Ripple module, now joined by RippleMSB

move clmul files into nmigen-gf.git

https://git.libre-soc.org/?p=nmigen-gf.git;a=commit;h=926798b6e232f09a36773be07de2d90e3fd431a4
src/nmutil/clmul.py => nmigen-gf.git/src/nmigen_gf/hdl/clmul.py
src/nmutil/test/test_clmul.py => nmigen-gf.git/src/nmigen_gf/hdl/test/test_clmul.py

fix accidentally wrong copyright year

add CLMulAdd and tests

add il generation by default

Fixed input shift reg signal name

add lut2 ilang output to lut.py to help testing

store latch next in temporary

remove unused import

PLRU interface signals (acc_i and acc_en) were reversed
(no unit test exists for this module yet)

use bit_length rather than log2_int function in mask.py

redo grev

remove redundant comments/docs

add additional command in comment

rewrite TreeBitwiseLut to actually use a tree rather than a dict, hopefully making the code much easier to follow

move writing rtlil into do_sim

add copyright notices

email and (C) aren't required according to https://www.gnu.org/licenses/gpl-howto.html

remove unnecessary <no space here> messages

format code

input is a keyword in python

input is a keyword in python

cleanup chunk_size and list of steps in GRev

add NLnet Grant References

* moved the grev formal correctness assertions into the module
  (under the protection of "if platform == formal")
* moved grev assert on internal variable (dut._steps) inside the
  unit test process() function so that it is after the elaborate()
  which is where ._steps gets created
  (this keeps Grev._steps a private variable for unit tests only)
* added TODO comment about the copyright notice at the top of test_grev.py

more code-comments on BitwiseLut
also minor rewrite/style to avoid yosys creating large copies
of expressions (store in temporary signals).
the temp signals have the advantage of drastically simplifying and
clarifying the yosys graphviz output, making it easier to visually
inspect the correctness of the HDL

rewrite GRev. put in code-comments and some more TODOs

clean up rest of grev.py docs

clarify docs

clarify docstring

add grev test and formal proof

clean up grev

move do_sim and hash_256 to separate module

add docs

simplify lut.py

whoops just step through i not list

remove the pre-added array, remove the sub-function (sub-functions
are a bit... naff), accumulate the list on-demand, provide comments
about what that list is for

more comments
reason: understanding lambda networks (aka butterfly aka generalised-rev)
is a bit of a pig

some more hints/comments

add some comments (locations for comments to be added)

add initial grev implementation

remove unused import

fix to nmutil workaround for detecting new Simulator API
the engine argument if already provided, just use that

add a PLRUs module which selects between multiple PLRUs

add nmigen/_toolchain/__init__ as toolchain.py to avoid depending on internal API

remove redundant overrides of stuff that's aready in unittest in python >=3.7

add missing import Statement for assertRepr

change FHDLTestCase to use get_test_path

Fixes the issue with FHDLTestCase sometimes using the same directory for
different test cases, causing problems for running tests in parallel.

switch test_lut to use FHDLTestCase

format code

note about not setting the muxid in ReservationStations2

update SRLatch API to include q_int

add Array-based version of BitwiseLut, renaming old version to TreeBitwiseLut in case we need it

add formal tests for BitwiseLut

add BitwiseLut and tests

return latchregister results so that it can be further set/modified

allow name of ALU to be set in ReservationStations2

reduce number of wait states in ReservationStations2 by detecting
opportunities for sending (and receiving) data immediately.

the previous version was a 4-cycle FSM.  however it is perfectly
fine to detect, in the very first phase (as part of ACCEPTANCE),
if the ALU is already ready to accept.  effectively this combines
phase 1 and phase 2.  if the ALU was *not* ready then and only
then will a given FSM move to phase 2 (after buffering the data)

likewise, when data comes out of the ALU, there is an opportunity
to signal to the RS output that the data is in fact ready... *if*
the RS output was in fact waiting for it already.  again, this
combines phase 3 and phase 4.  again: if the RS output was not
ready, then a given FSM will move to phase 4 (again, after
buffering the data)

fixed bug in MultiCompUnit, can return to combinatorial setting
https://bugs.libre-soc.org/show_bug.cgi?id=742

wrmask was interfering by being in too many places, and it is the
amalgamation of "data ok" signals.  wrmask had to be set and left
set, in order for (unnecessary) determination of end of the requests

bugfix new ReservationStations2
it is awful - horribly inefficient - but it "works"
lots of delays.  but, it passes i.e. does not blow up or cause hanging

update ReservationStations2 to be a FSM. not a very efficient one, no
combinatorial bypass at the moment.  takes 4 cycles to get any data through.
this can be reduced to 2, later

add start of new ReservationStations2 class

add some debug output to Visitor2 (commented out)

add name prefix to PrevControl and NextControl
(useful for multi-fan-in/out)

ReservationStations - or more to the point the CombMuxIn/MuxOut -
are completely broken.  deep joy

move call to self.process onto i_data in multipipe just like in singlepipe

redo ReservationStations setup of pseudoalus

add ALUProxy to ReservationStations class

whitspace

whitespace

add deduped