break out cpu load/store calculation into separate module

move get_fetch_action to separate verilog file

prepare get_fetch_action for move to separate module

whoops missed out branch_taken logic from fetch_action

rename register varnames to regfile

reorganise cpu regfile, to separate module, with 2R1W interface

complete csrs

add misa and mstatus csrs

add clock domains doc to README

start adding csrs

move stuff to MInfo

split CSR to separate class

add handle_main

add counters (TODO)

add csr_is_valid

start on csr op valid

CSR decoding

add handle_trap

add handle_trap

add handle trap

complete get_fetch_action, move to class Fetch

start converting get_fetch_action

fetch output state class

create Fetch class

add get_fetch_action ready for conversion

add to README

class-ify fetch_action

add mstatus, mip and vendor/arch/mimpl

add MISA and MIE

add more logic and mstatus

calculate lui_auipc

minor reorg, add alu

minor reorg, add alu

convert loaded value

load value

more cpu logic

small cpu reorg

add load/store misaligned

add CPU decoder instance

add cpuFetchStage instance

adding call out to cpu_memory_interface verilog module in cpu.py

stub cpu.py

tidyup

document decode functions

tidyup

no immediate constant, make 32-bit wide

big reorg, class-ify constants

big reorg, class-ify constants

cleanup cpu_decode.py

more cpu decode conversion

add cpu decode cases

add cpu_decoder.py

add riscvdefs.py

remove sync set output_state

sort out memory_interface_fetch_address

add some arbitrary math into example

call value_bits_sign direct

can`t stand list incomprehension

add example pipeline.py

corrections, clash fetch_action and self.fetch_action

add conversion code, see what happens

more cleanup

cleanup, use sync instead of comb where appropriate

add cpudefs.py

reorg case statement

convert case statement

converting cpu_fetch_stage to migen

add licenses and readme