include hazard line to swap rd/wr dependencies

non-overlapping instructions ok

sync ok on simple add

add reg clearing and read-request release

use register-based DepCell

creating separate dependency cell which can be used for all 3 src1/src2/dest

experiment switching over fwd and rsel in dependency cell

add individual dependency cell (sync mode)

scoreboard 6600 experimentation

whoops bug where rsel lists were being re-initialised to empty

reduce length of vectors (per-row only single bit)

connect up vectors direct

connect dependency row outputs

compress dependency matrix outputs into a row

move dependency cells to row class

Revert "whoops use global vector correctly"

This reverts commit d6723d9007b9fb5b9f56290e26af3e6bfa4f69f1.

whoops use global vector correctly

whoops use global vector correctly

reduce syncs, get FU-FU and FU on same clock cycle

now using readable/writable from fu-fu matrix, seems to be working

use FU-FU matrix, seems to be working, still have to resolve dependencies

use FU-FU matrix, seems to be working, still have to resolve dependencies

reorg instr test issue

add back in rd-flag qualification into fn unit

bring in go_rd_i into 6600 scoreboard, on 1-clock delay

and in go_rd_i into group picker read

remove & rd_l.q, is now in group picker

add in go_rd

experiment lock out of registers in read vector

sync function unit src/dest

getting there with instruction overlapping

try random inputs

write-after-read hazard working

make global pending sync-delayed

make fn unit invert readable, however qualify with rd latch

increase counter, experiment with longer completion times

very weird: invert readable vector, cscore works

experimenting with cscore, overlapping instructions

inverted global write pend vector, on creation of readable signal,
seems to work

experimenting with score6600

experimenting with cscore

latch Function Unit registers based on "issue" signal

comb on intpick

score6600 working without FunctionUnit (using dep matrices)

sync on req_rel

return to latch on src for oper

rename intermediate signals to wr_wait/rd_wait

split out readable/writable setup

go_rd/go_wr not arrays any more

use operand latch, seems to work (6600 not cscore)

add fn-unit src/dest latch registers

make read/write-pending syncd

use signals instead of arrays

make insn_i a signal of length n_insns instead of Array

scoreboard 6600 semi-working (sync/comb issue)

remove unneeded imports

experimenting / debugging score6600

split function units (and read/write pending vectors) to separate module

split computation units to separate class

add debug prints

debugging score6600 matrix

debug score6600

dependence cell, src2 is combinatorial (latch is already synchronous)

try removing some syncs

add in function units to score6600

link function units back in to score6600

use register latching in Computation Unit

whoops, readable/writable is inverted in fu picker vector

dependency cells enable on q not qn

start connecting fu and reg dep matrices

add variant using original (ish) 6600 scoreboard

split out register decode from issue unit

derive from Elaboratable

remove unneeded imports

move code around to get set associative cache working

update cam test

update pte test

update perm validator test

remove unneeded unit test

fix imports in LFSR test

update camentry unit test

add src1/2 pending outputs

get scoreboard reasonably working

decode wrong way round on issue unit

reduce ANDing chain (using NOR) in group picker

fix logic-bug in group picker

add python simulation of alu

move sync from intpick to fn unit readable

make readable_i sync, stops infinite loop

SRLatch not used in issue_unit

add some more experimental instructions

add some more experimental instructions

disable writethru for now

disable fpissue

make SR Latch async again, make busy signal sync into issue unit

rename variable wid -> dep

make write latch sync in Function Unit

add decode out of src1 and src2 pending from FnUnit

add regfile array test

begin debugging, temporary sync on issueunit