start wiring up issue unit

add int fu-reg dep matrix

add names to read/write ports, add priority picker and other pieces

begin connecting units together

add nmigen alu_hier to experiment

add a variant of a regfile that has individual read/write-enable lines

add regfile.py

update layout of test_helper.py

 simplify gitignore

add extra ignore files

add IEEE754 FPU dependency

update setup.py (cookie-cut from ieee754fpu)

convert test_address_encoder.py to nosetest3 compatibility

add __init__.py to scoreboard directory

add Makefile, setup.py, blank README and NEWS

reorg TLB src

move main python code to src directory

add scoreboard source (moving from ieee754fpu repo)

Add test setup. It compiles

Add default platform

Add plru test. Needs work.

Move files into correct folders within ariane

whitespace

added comments in AddressEncoder.py

add some use of new "Elaboratable"

rename LFSR2 to LFSR in test_LFSR2.py

add Elaboratable to LFSR2

comment about max_exponent, remove its use: use python slice [:-1]
slice [:-1] is the python way to not need explicit length
it is already in self.state, so no need to do self.max_exponent-1
just use -1

Move MemorySet into separate file

Update SAC to use new LFSR import

Replace LFSR with better version

remove width, use max_exponent instead

derive LFSR from LFSRPolynomial - cut even more code

add a link to cachesim.py

add link to online simulator

add link to online simulator

reduce LFSR2.__init__ by another 2 lines

more whitespace / shuffle / cleanup

minor code-shuffle, comments

use random selection for LFSR on write

write_entry, sef encoder.i has to be *conditional*

sort-of put LFSR mode into SetAssocCache... not really sure what to do

move max_exponent to be a property (max(self))
replace if tests with assert (single lines each)
remove self.max_exponent test on every element, use max(self) as property
set-ify the incoming argument exponents and add zero explicitly to it
pass that in to the set constructor, no need for accumulating in a temporary

use a set not a list, can remove an extra line
also, spotted that width will always be 1 or greater

simplify further,use max() on elements
remove function, use elements=[0] to accumulate exponents

replace if elif elif with dictionary trick, and map-plus-lambda

whitespace

add docstrings and comments
pass in LFSR_POLY_24 into example rather than the list

skip the entire thing if width is zero
simplify creation of feedback: use Cat(feedback, statebits)
add test code-generation

remove redundant Signal width=1

remove property polynomial
(why assign __polynomial then add extra code where property polynomial
*returns* __polynomial?  just... assign polynomial to self)

LFSR2.pyi, type is set not frozenset, exponents returns list

add error reports on exceptions in LFSR2

use set instead of frozenset
return sorted  list from exponents property
join operates on strings (not the list)
simplify __repr__

use join trick instead of manually creating the exponent string

instead of using abstract class Set, actually *derive* from frozenset
(which was not possible to do in python2): can remove 25% of LFSR2.py in
the process.  also made max_exponent just a member of LFSR2 instead of
being a property (no need for __max_exponent when max_exponent is what
is needed and can be assigned then accessed directly)

remove typing, move to .pyi file (increases code clarity)

Merge remote-tracking branch 'origin/master'

rename LFSR -> LFSR2

add LFSR

add empty __init__.py files

add waveforms dir to git, ignoring all but .gitkeep

Add lfsr with 11 bits

add mypy typechecker integration

make tag_valid and active_bit local

disable write by default

move setting up of tag into MemorySet

add TODO comment, bug #71, replace PLRU with LFSR

data_i needs to be data_size not input_size

hmmm.... AddressEncoder needs to be of width way_count

move tag/vector decoding into MemorySet

data_size+tag_size = input_size, use it

whoops, plru_array wasnt an array

tidyup hit/multiple, move to main block

tidy up comments

small reorg, split memory into separate module with its own read/write ports

same trick with encoder, remove switch, use encoder.o

replace switch statement with straight index to array

Add ubit test for set associative

Use singal passed into plru rather than relying on internal signal

Change plru to be combinational

Add output signal to PLRU

SAC seems to be working properly. Problems with PLRU are now the issue

Remove LRU bits from memory

Compilation success. Time for unit tests!

Tryto make the cache compile. Not yet

Add plru into set associative cache

Add external access to table size to plru

Make plru tree accessible from outside module for cache

add in tlb_entries and asid_width parameters to constructors

whoops, PTE bits wrong way round, make LSB to MSB

correct mmu.py syntax errors, output ilang as a test

comment where PermissionValidator needed

begin experimental ariane mmu.sv conversion

begin experimental ariane mmu.sv conversion

begin experimental ariane mmu.sv conversion

begin experimental ariane mmu.sv conversion

add exception causes from ariane

Tear out PLRU, TLBContent, TLBEntry into separate files

Add tlb_content with TLBContent and TLBEntry classes