add full coverage fcvt up 32 to 64 test

add full coverage fcvt up 16 to 64 test

add full coverage fcvt up 16 to 32 test

hilarious: fp upconvert of zero was wrong

run just a tad more fp upconverts

got 1st version up-convert working

add first version of FCVT upconvert

minor tidyup on fcvt

run loop of 1000 round test_fpmul_pipe.py

copy context/roundz, a and b manually in fpmul align

whoops forgot to take output from aligner

finish implementing DivPipeConfig.__init__

reduce code duplication

add FPFormat class to describe floating-point formats without all the nmigen signals

document PipelineSpec

fix test_fpmul_pipe_32.py after new PipelineSpec class added

add sticky-propagation to normalisation, as an experiment

switch pspec from dict to PipelineSpec

add proposed frsqrt instruction encoding table

add dual alignment on e/m in fpmul

add extra fpmul16 regression tests

1 bit extra accuracy in mul if the top bit of mantissa is zero

add name to Overflow class, also recreate OverflowMod

delete dead code in fpbase.MultiShift.[lr]shift

format fpbase.py

rename mid -> muxid in comment

add more tests; they all pass

DivPipeCore tests pass; still need to add more tests

test_core.py doesn't crash anymore

make tests executable

rename log2_tb -> tb_width

add fp32 div pipe test

add test comment

add fp cvt 64 to 32 test

add fp cvt 64-16 test

add single op fcvt test case

add fcvt regression tests

add single-arg option to fp tests

enable failing regression tests

add fp64 mul unit test

add fpmul tests

add fp16 mul (and some regression tests)

add test fp64

yield inversion of zip of test cases

add test_add fp16

move test pipe class to common location

reorg test code towards parameterisation

removed debug prints

add simulation fns based on num_rows

add corner-cases

fix unit test fp create fns

fix nan/create unit test fns

add regressions and corner cases

add create, inf, nan and zero to unit test code

add test data

set reset_less=True - the data is protected by muxid.  if muxid not set,
data is invalid.  therefore reset is pointless (and wastes gates)

add missing reset_lesss

exclude stuff that is just multiplying by zero

clarify if else

add names to flags

whitespace

add comment

sort out some magic constants

remove "fail" in test

workaround issue with nmigen/yosys

add fixme

work on adding tests; test_core.py currently fails

add tests for integer and fractional division

switch algorithm in UnsignedDivRem to match FixedUDivRemSqrtRSqrt

misc code cleanups

move DivPipe(?!Core).* classes to div_pipe.py

got test_add.py running, with fpadd_state.py

add enough to "extra" exponent to cover FP64 to FP16 fcvt

fix min-range rounding

take last bit of a1 mantissa as potential sticky, not last bit of z

duplicate FPRound inside fcvt

fix nan and 1-rounded case in fcvt

pass through exponent extra bits so that normalisation works on 32-to-16 cvt

fix overwrite issue in FPBase create

sorting out fcvt

add extra regression for fpmul

fix fcvt to work with new InputTest and pspec

whoops no e_start-1 in fpnum decode

example of how to use opkls to create something more than op=Signal()

allow pspec to specify the class of FPPipeContext.op

big (single-purpose) update: move width arg into pspec

indent

more comments....

move Base eqs to separate mixin class

reorg and add in more TODO pointers for DivPipe*Stage blocks to be added

add inheritor classes to create DivPipe*Data

add rest of DivPipeCore

add in more comments

add FPPipeContext/FPNumBaseRecord import

all modules need to carry an output bypass plus a context (muxid, optional "op")

remove of from div0

add comments on where DivPipeCoreSetupStage would be used

identify points where DivPipeCore*Data is needed

fix up setup and process functions

link in to setup/process