add untested OP_MTMSR and OP_MFMSR

update to new CSV files in submodule

add MFMSR and MTMSRD enums to Function

comment and add links to branch formal proof

add copy of bpermd proof to logical formal proof (not nice but hey)

track down overwrite of variable b

Fix proof of bpermd module

Fix bpermd and make tests pass

Fix test_pipe_caller to conform to new Data() interface on outputs

add stub regfiles.py

hmm...

add very rapid DummyALU for test purposes in MultiCompUnit

comments on branch pipeline

convert CR pipeline to Data.ok

convert ALU to output Data on int reg

convert logical to output Data on int reg

start using Data in pipelines

cleanup/code-munge on ALU main stage proof

error in alu output stage formal proof setup

output registers need to be Data type (consistently)

spelling mistake in variable

TODO mention OP_MTMSR/OP_MFMSR

add RA to trap pipeline, for OP_MTMSR/OP_MFMSR

move docstring to wiki for compunit

Added branch and shift_rot imports to fu/compunits.py and created
BranchFunctionUnit and ShiftRotPipeSpec classes

Add a few test cases with zero_a set, in combination with imm_ok

Allow zero_a to be set when simulating an operation

add input / output stage missing modules

common function for op zero and op immed

Choose between RA (src1) and zero immediate, conditioned on zero_a

update docs on compunits

remove extraneous test_isel

add comments

document purpose of regspec module

split out RegSpecs into separate module

add TODO on multi-in multi-out Function Units

split out RegSpec API into separate class (TODO: move to separate file)

add notes on FunctionUnit API

make MultiCompUnit and testing ALU use regspec API and nmutil pipeline API

remove unneeded imports

make demo/test ALU look like nmigen pipeline API

add stub DataMerger class

add link to regspecs on wiki

add regspec capability to MultiCompUnit

Modify proof of isel to use full CR register

Add test_isel

make immediate-or-RA selection optional based on awareness of operation subset
in MultiCompUnit

start to morph MultiCompUnit to take "regspec" as the way to decide the latch and
oper_i configuration

add CR_ISEL formal proof to CR pipeline

add CR_ISEL (and unit test) to CR pipeline

update to (corrected) csv files for CR_ISEL

select bits 2:5 from BC to get CR0 to 7 in DecodeCRin

add gitignore

CR field on Br input data is specd as 0:3 range

add b to CR pipe input data, for isel

add TODO and link to SHIFT_ROT formal bugreport

remove xer.so from ShiftRot formal proof

remove sticky overflow from Shift Rot pipeline

test branch ctr ok flag

cleaner way to test link register ok

whitespace

Fix link handling in branch proof

Update to latest wiki version - fix cr0 input for OP_CNTZ

variable-name munging for branch formal

Add formal proof for branch unit, fix bug with bcreg

cleanup logical pipe formal proof

split out Logical Input and Output stages to common code, allows removal
of XER.SO from Logical pipeline

div probably uses ALU not Logical, needs double-checking though

update comments for ALUCompUnit

soc.fu.logical.input_stage no different from ALU: delete

covert ALU FU to CommonInputStage

create common input pipe spec to avoid code-duplication

move CR over to CompCROpSubset

Convert branch unit to new CR interface

Complete CR proof

increase fu-fu test matrix size

remove unneeded code

rename ShiftRot to Mul in fu mul test

rename Logical to Div in fu div test

cookie-cut start on div pipe

add cookie-cut mul pipeline template

whitespace

over 80 chars

comment tidyup

use CompBROpSubset and reduce it down in size (remove unneeded fields)

code-shuffle

remove accidentally added branch input stage

fix ModuleNotFoundError

add fu logical_input_record.py

update CROutputData to use Data()

update comments

whitespace cleanup

whitespace cleanup

remove input_cr, output_cr and is_32bit from CompCROpSubset

add read_cr_whole and write_cr_whole to CompCROpSubset

add first cut at cr_input_record.py

move Logical over to use CompLogicalOpSubset

Partial attempt at proving the new cr unit.

Shelving for a bit

argh syntax error

update and comment CR Input/Output Data specs