add logical test issuer case

get rid of MSR read combinatorial loop

delay go_st by one cycle, break combinatorial loop

divwo case makes test_issuer stay busy!

add extra divwo regression test

compalu combinatorial loop detected

Merge branch 'master' of git.libre-soc.org:soc

Update test case_mulli

addr_split.py: shift bytes not bits

Update test case_mulli

Update test case_mulli, I think it now works correctly

Update mulli to try to use immediates not registers

Fix mmu.py formatting

Fix formatting

Initial commit of translation of microwatt mmu.vhdl into nmigen

Merge branch 'master' of git.libre-soc.org:soc

Update test case_all_rb_close_to_ov

Update test case_all_rb_close_to_ov

fix LDST PortInterface FSM interaction
when the WB Bus delayed "ack", the LDST PI FSM was not "listening" and
assumed that the operation had completed.  a bit of a rewrite was required
to get it to wait until LD/ST operations had actually fully completed

MULS on parameter b needed to check whether it was sign-extended

Add special test for case_mulli, apply autopep8

Add test case_all_rb_close_to_ov

Remove mulli from instrs in test case_all*, add TODO for mulli special
test case

Add new test_values to tests case_all and case_all_rb_randint

Add second case_all test where rb is randint

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

undo changes that fix unit test, but do not solve anything

rename ibus/dbus (shorten)

clear sel on loadstore

fix LDSTSplitter

Remove madd* isns, added madd* isns test TODO

Merge branch 'master' of git.libre-soc.org:soc

adding bus data width of 64 in litex sim doesnt work

add div test cases into test_issuer.py

add div FSM as default for test_issuer in verilog and ilang gen

Merge branch 'master' of git.libre-soc.org:soc

Fixed div pipe with FSM

FU unit test was checking the output one cycle too late

See also https://bugs.libre-soc.org/show_bug.cgi?id=449

Fix pysim deprecation warning

Add case_all to MUL unit tests, remove duplicate test case_4_mullw_rand

read/set pc outside of FSM so that DMI interface can get at it

swap over byte-reverse if/else in LDSTCompUnit

tracked down byte-reversal in LDST ISACaller and LDSTCompUnit

whitespace after autopep8 messed up

msr and pc moved to "state" in PowerDecode2

whoops must output NIA not PC to debug DMI query in test_issuer

allow instruction to run if initiated whilst "stopped" requested

cycle through INT regs, read and debug in litex sim

add DMI debug interface to libresoc litex sim

single-step and print out PC using DMI in litex sim

get litex sim to kick off a "STEP" via the DMI interface every N cycles

connect up a DMI FSM to litex sim

more remove wildcard imports

do not use wildcard imports

adding litex sim experimentation.
not keen on doing this: adding microwatt.v however it is an important
test and a massive dependency chain needed for generating it

Remove XXX; this seems done otherwise.

add quick demo/test of reading DMI reg 9

add extra port for debug read of int regs via DMI

pass state (MSR/PC) around between PowerDecode2, DMI, and TestIssuer

https://bugs.libre-soc.org/show_bug.cgi?id=446
Revert "LDSTSplitter: report exception"

This reverts commit 16f3cca9062314475a9039c96ffa1bc97122a408.

use new soc.config.state CoreState class in DMI and test_issuer

LDSTSplitter: report exception

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

TstDataMerger2

change over to DMI debug start/stop interface

move debug to  record

WIP: check MB > ME and select mask appropriately

convert microwatt core_debug.vhdl to nmigen

add debug dir

add quick test of litex bios IMM64 macro

add rlwnm test showing that shift rot OP_RLC proof is incorrect.
using same values as inputs from the proof

line-length / whitespace

expand out for-loop setting up input record subset
this to help in formal proof shiftrot analysis

reorg DecodeB in power_decoder2.py to sign-extend immediates

add more instructions to litex trampoline test (not tested)

restrict external port list further in test_issuer

missed go_i/rel_o rename

WIP: more debugging signals for inspection

WIP: rlwinm/rlwnm/rlwimi-type proofs

Been trying to wittle away at this for several days now, without luck.
What am I missing?!

begin work on TestCase for two DataMergers/Cache

add CacheRecord

core_start/stop/endian were inverted (output)

ha! have to explicitly specify the ports when writing out to ilang or verilog
this gives unused signals that default to a non-zero value to inherently
set by default to that value.
exposing them externally via ports makes setting them the *users*

add trampoline test from litex

set sel line in minerva instruction fetch

ha! found source of XICS test bug: wishbone stb was being left HI
for more than one cycle in the *unit* test, thereby putting spurious
data onto the bus and corrupting transactions

more exploratory testing of XICS, joining ICP and ICS together

modified LDSTSplitter to conform to PortInterface

forgot to rename ad/st in LDSTCompUnitRecord

bit of a big change: add prefixes "cu_" to all CompUnit management signals
also change go/rel to go_i and rel_o at the same time

start on test joining XICS ICS to ICP

tidyup XICS, identify (potential?) bug?

move CR test out of subtest indentation

move SHIFTROT test out of subtest indentation

move actual ALU test out of subTest indentation just like for div

whitespace

clean up branch test_pipe_caller

clean up alu test_pipe_caller

add __init__.py to all source directories

clean up some tests

format some tests