Removed tribuf from get_tristate, not working, see bug #50

Added get_tristate JTAG connection

Added get_input_output, will add diagram on wiki later. Demo hasn't used it yet.

Added get_output jtag connection

PEP8

whoops syntax error

tidyup

sort out pad/core link

Added comb routing to get_input, not working yet

add some print statements and comments explaining what the heck is going on

redo JTAG to not use Pins clas, it is by pinspec
not by resources

therefore forget Pins class and wire up jtag IOConn directly by calling
C4MJTAG.add_io() directly

next step is to wire up the Shift Register stuff

replace DummyPlatform with ASICPlatform

reduce GPIO down to 4

getting microtest to work again (adapting json output)

move json creation to separate file

sort out JSON function missing and get mapping working

add missing clock to I2S pinfunction

python2 print conversion

comments

add a few more asserts just to be safe

yargh, hook into PlatformManager.request() so that seamlessly a
duplicate pad manager request can be made, and, further, the ports analysed
in order to hook up the names between pads and core (padlookup)
this is much cleaner than having to allocate all resources in advance
in the constructur

override Platform.add_resources() so as to be able to add
resources to the Boundary Scan pad_mgr

code-morph to drop in a duplicate resource set, for the IO ring

add JTAG module to test example

cleanup jtag.py for demo/test purposes

add first cut of jtag.py (from soc) to be cut down later

add copies of get_input/output/etc to at least put in some prints

add comments and GPIO pads with triplet of Pins i/o/oe

hmmm experimenting with gpio directions

add clock/reset to dummy platform, now sync domain exists

mess about with resources a bit

hooray got the output at least created in build/

tidyup, got testing_stage1.py at least running

Added resource function (not working yet)

Added platform instantiation (missing import statement though)

Adding stage1 test file

Cloned create_sv for ngi_router svg scaling

Added most of the peripherals, still a few more to add

In-progress, re-arranging peripherals

In progress of adding peripherals and re-arranging.

Added svgwrite lib to readme

Adding a USB and LAN datasheet entries

add two RGMII interfaces (random locations), move VSS/VDD on N

drop PLL into top left (NE)

add ngi_router spec

print statements convert to python3

convert to python3

Copied ls180 module file into new ngi_router module. Not being imported yet.

update ls180 svg image to include snapshot of GDS-II

add C4M Logo to ls180

include extra pin image and package marking

add outer leads and pack/qfp drawings

add internal-to-external bond number conversion

add internal-to-external bond number conversion

add note on viewing image automatically update

shuffle pinouts... again

update image colours

move image words

update image colours

dont make image if no svgwrite module

add naming and pin-order reverse option

mirror W pins to match coriolis2 pad positions

add SVG generator

swap over S and W to get SDRAM AD* to line up

correction on VSS/VDD internal/external

power shuffle, split SDRAM

moved CLK away from testout

move VCC/VSS inward on NORTH

move PLL around slightly, VCO on east top

renumber power, add support for Analog pad spec

rename sys_clk to sys_pllclk - conflict with litex

pinmux update for ls180

raise pinmux SYS pincount to 7 to include PLL

argh reorder functions to not be recursively dependent

fix litex name map

fix litex name map

add litex name map

add litex name map

add pin-to-litex json map

update names of PLL connections for ls180

do not try to merge OE signals into one for JTAG boundary driving

disable PLL temporarily

use OrderedDict in pinmap so that JTAG boundary scan is ordered

comment out sdmmc

change name format of EINT pads for litex, sigh

change name format of EINT pads for litex, sigh

re-add sdmmc ls180

comment out eint litex problem

comment out eint litex problem

comment out sd0 litex problem

temporary comment out mspi0, litex problem

SDR DQMask incorrectly bi-directional, actually an output

whoops invert vss/vdd power/ground by mistake

rename ls180 pllock signal

rename pll_48_o to pll_18_o in ls180 spec

remove extraneous debug prints

extend sys_clk pad name

explicitly add sys_clk pad

power and ground have to be named power and ground

rename ls180 (io)vdd/vss pads