turn experimental ALU into array-input

whoops missed for-loop on fu-reg-multi

rename multi modules

move scoreboard multi rd/wr to new folder

add multi version of memfu matrix

add scoreboard fu-fu matrix with multi gord/wr

add fu-fu multi-rd/wr dep cell

scoreboard go_wr/go_wr multi-signal

add first cut of variants that have multi-dest and multi-rd/wr flags

dep cell src2_rsel_o replaced by src_rsel_o array

spelling mistake

holy cow, decode and run instruction works!

add basic comment / docstring on program.py

test additional instructions

pass and lock immediate in

adding immediates, tracking down a bug

adding immediates, tracking down a bug

Update libreriscv to fix test_mtcrf

connect up ALU properly to pass full InternalOp subset over, MUL now works

add 2nd add instruction to see what happens (success)

eek, first cut at using POWER decoder2 in 6600 simulator, barely working
but at least working!

whoops syntax error

converting InstructionQ to use Decode2ToExecuteType
needed to convert Decode2ToExecuteType to use RecordObject

add eq_from_execute1 subset function

get CompUnitALU test running with InternalOp ALU subset

experiment morphing ALU to take subset of Decode2ToExecute1

fix 'Object is not an nMigen signal' error in test_sim.py

pass InternalOp through to CompUnit ALU

whoops realised src1/2 need to receive reg data, not reg #

use power decoder InternalOp

start using power decoder in 6600 comp units

convert power_decoder2 Data to Record-based

absolute imports

try making CR bitrange 32..63 not 0..31

note that CR must be offset by 32

submodule update

add "undefined" to namespace

CR test "working" (for a given value of "success")

add in special regs to be passed out of function (as return results)

attempting to add mtcrf test, requires bringing CR and other regs into ops

whoops off-by-one in slice ranges

update submodules

op_fields is passed over (and excludes register names)

add CR and add field-selectable versions of CR0-7

comment not to do bit-inversion here

add setitem/getitem to FieldSelectableInt, and mod operator

allow FieldSelectableInt to initialise from list or tuple

add FieldSelectableInt which allows re-targetting of fields

whew finally located opcodes for managing CRs

fix apt cache

update libreriscv submodule

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

add extra info on SPRs

update submodule

add list of SPRs needed

Merge branch 'fix-tests'

Convert instruction info from tuple to namedtuple

Add test for addpcis

Begin adding PC to caller.py

Fix broken tests from parser update

Auto insert instruction fields into the namespace

whoops swap regs and form

split regs by comma into list

whoops missing final newline, needed for parser to end

skip blank lines between cases

add annoying case-hack filter

add individual field-detection where field spec is "d0,d1,d2"

add apt-cache dir

fix apt cache

add pip and apt to gitlab cache

all tests pass!

add symbiyosys to ci

add git submodules to CI

add missing packages

almost all tests work

add .gitlab-ci.yml

use fields.txt as the local file name and add to gitignore

Revert "rename fields.text to use standard .txt file extension and add to gitignore"

server doesn't work with .txt files

This reverts commit 334c2ed237e3cb5fe66a782afaa2354d577841ba.

rename fields.text to use standard .txt file extension and add to gitignore

put regs through to ISACaller

update submodule

update submodule

got fed up of hard-coded names, allow pywriter.py to take arguments

add comment about form / op_fields

unpack tuple with new op_fields

add Form name parsing

Autogenerate all.py

Handle new changes in pseudocode parser

Handle opcodes returning EXTS() results

Fix bug 281

effort to get base class instructions automatically

Add in _reg and immediate support

Fix issue with memory load/store byte order

Fix not being able to use all instructions in ISA class

remove ISACaller as base class, do in soc.decoder.isa.ISA

get hex to recognise capitals

submodule update

add printout of instruction Form

drop instr info into uniquely-named dict

Revert "Implement bug 278, comment 1 - better version of EXTS"

This reverts commit b5e4e847c2841189386da3509949d9206de92f8b.