cookie-cut setup from alu proof_main_stage.py

reduce code size by using CompOpSubsetBase for ALU and Logical

split out CompOpSubsetBase (meaning to do for a while)

update docstrings

adding MSR.PR unit test intended to activate privileged trap

attempting to access self.msr directly

SPR: FV that should fail currently passes

WIP.  Cannot figure out why this is not failing.  Code review requested.

set up masks for OP_RL* formal proof

add priv instruction checking to ISACaller simulator

add in privileged instruction decision-making in PowerDecode2

add MSR reading to issue FSM

comments on PowerDecode2

add MSR to PowerDecoder2

disable cxxsim test

attempting running cxxsim on ALU pipeline test

first attempt running cxxsim

fix path to nmigen-soc.git

whitespace

formal proof of OP_EXTSWSLI

quick test showing how left/right mask work

add nmigen-soc to .gitlab-ci.yml

add mtmsrd instruction and unit test

comments

attempting formal proof of OP_EXTSWSLI

reduce rotl module to one line (use bit_select)

document rb as sh

increase range of test values for extswsli

add EXTSWSLI "pass" to formal shift_rot proof

remove unneeded spec patching

enable extswsli tests, fix spec-patching

add regression test, simulator is wrong

add simulator test against qemu for extswsli

fix read of sliced register

not perfect but close enough: add read registers RA/S/B/C in parser

add extswsli unit test

add link to rotator, sign-extend mode OP_EXTSWSLI

rename InternalOp to MicrOp

attempting to get test_trap_sim working, seems to switch mode

submodule update

add OP_ATTN test back in

exit FSM when termination detected

code-morph on core connect_instruction

modify PowerDecoder to read LDSTMode correctly

change CSV LD/ST update field to LDSTMode (support cix)

return unsigned int from binary reading

update submodule

missed setting of link register on OP_BC in PowerDecoder2

msb of instruction causing sign-overflow

add std and stdu ldst unit tests

update-mode request write signalled too early

sort out core write latching: gate by busy, and use CompUnit dest output

* clarifying core function unit enable
* disabling wrflag based on fu busy
* NOP enabled when not stopped
g

add bigendian flag

add endian

fix spr setting, set endianness

sigh spelling

add bigendian

more setting bigendian

add bigendian mode to helloworld test

sort out big/little endian startup on qemu

sorting out bigendian/littleendian including in qemu
qemu is a pain!

whoops output trunc_divs not trunc_div

add random mulhd and mulld tests

enable mul tests after sorting pseudo-code mul overflow

special test for mul hw to cope with ignoring OE flag

add a DIVS function as separate and discrete from floor_div
likewise for MODS and MULS

add random unsigned div tests

add overflow div tests

propagate missing parameters from div

code comments

do not set div result if overflow occurs

re-enable div random tests and other regressions

check for div_overflow equal to None rather than == 1

re-add rc/oe back into LDST input record
this for later use with st*cx because it writes CR and OV (and SO)

whew panic over, missed a bigendian argument in test_compunit.py

add test7 div regression

add more debug output for #425

add debugging chain for #425

update submodule

cut/paste error writing to wrong vcd file

switch to using Signal.width instead of Signal.shape()[0] since Shape isn't a tuple anymore

see https://github.com/nmigen/nmigen/pull/422

format file

update libreriscv submodule

add regression test for div overflow case
see https://bugs.libre-soc.org/show_bug.cgi?id=425

slightly different so handling in common output stage

also set so only if OE requires it

debug information related to 32/64 bit mode

bug #424 - 32/64 bit is a *global* flag not a per-op one
when it comes to setting CR0

test top bit 31 in 32-bit mode for CR0 creation

ha ha very funny.  pipelines being pipelines, you have to wait for them
just as with MUL, it was necessary to set the "valid" signal for
only one cycle otherwise spurious output is created

whoops test gets copied 4 times on the If.
create intermediate signal

ALU output stage, change logic slightly
test for oe/ok then set xer/ov data/ok if true

set xer_ov.ok = 1

remove unneeded xer.ca in MulOutputData

something weird going on with div.  interaction between tests

simplify setting of mul overflow into xer_ov

clarifying comments on setting xer_ov/so

DIV overflow needs to be copied into both bits of XER.ov
(OV, OV32)

add debug output of DIV results

check result first then CR second