add branch to absolute address

Add rudimentary branch unit test bench

Update to latest wiki - add branch unit for branch instructions

Implement OP_CMPEQB

Update to latest wiki version - add definition for cmpeqb

Ooops, actually assert during cmpeqb

Add test for cmpeqb

Add test for cntlz to test_caller

add cookie-cut version of branch, copied from Logical, name changes TODO

Add gitignore to shift_rot and logical formal folders

Re-enable popcnt in test_pipe_caller.py

Add test for popcnt to test_caller.py

Fix prty implementation

Add test for prtyw pseudocode

Update to latest wiki version, fix bug in prty pseudocode

add count leading zero test into logical test_pipe_caller.py

link countzero in to Logical pipeline

output countzero ilang

remove countzero vhdl tb code

swap encode responses, 3210 not 0123 for left mode

add some more tests to countzero

cool!  countzero unit test works!

code-munging

bit of code-morphing of countzero.py

make module combinatorial

converted countzero from microwatt

minor cleanup

more code-munging

random commenting and code-morph of Logical

tidy up rotator main stage

small code-shuffle

update submodule for parity

Add patch for cmpb

update submodule isa tables to match OP_CMPB moving to Logical

add parity test

add the ever-weird parity instruction

clarify code, use temporary

simplify popcount

add popcount test

add (untested) popcount

debug info on assertion

add comment about CMP swapping

cleanup Logical

invert test condition in formal proof of ALU output stage

move inversion of cmp into output stage by inverting the is +ve and is -ve test
this saves on 2x 64-bit MUXes if the actual operands A and B were swapped
instead

idea: invert pos/neg test in output stage, uses an XOR instead of QTY 2 64-bit
MUXes and a mess/morass of code

Implement OP_CMP

Had to reverse the a and b inputs if a cmp is detected though. Ugh

Add OP_CMPB

Update to latest wiki version

Fix bug in shift_rot, update proof to handle new interface

minor experimental rework of LDSTCompUnit to suit score6600 integration

add TODO comments on Logical pipeline

whoops assertion that the Logical pipeline Function Unit is... um... LOGICAL

move forward to logical pipelines Function type

add logical pipeline to Power decode Function enum

Add test for random rlcd(l/r) instructions

Fix bug in rotator preventing use of 64 bit rlcl/r

Update to latest wiki version

add TODO placeholders for popcount and parity

minor tidyup

comments on ALU pipeline

update comment on Logical pipeline

remove Logical operations from ALU pipeline

split out Logical operations into separate pipeline

comments (and whitespace

Fix too wide bitfield being selected for opcode 30

Fix weirdness with rldicl and friends in test_caller.py

Add support for OP_EXTS

restore field decoders (works with BE/LE) in rotator

minor cleanup of shift_rot main_stage

Add missing input stage and pipe_data

simplift right_mask and left_mask rotator sub-functions, remove TODO comments

Fix bug with ROTL32 helper

Turns out it's supposed to duplicate the lower 32 bits to the high 32
bits, and do a 64 bit rotate

Somewhat working now?

Integrate rotator.py into shift_rot unit

Update cmp test in test_caller.py

Add assertions to ALU and shift_rot test that the instruction FU is right

Add SHIFT_ROT FU

Modify alu test to put reg1 *OR* reg3 into alu input A

Update TODO

remove operand c from ALU in/out

temporary reorg of reg/immediate reading

add 3rd register input to ALUInputData

connect LDSTMulti to 6600 Scoreboard

when doing LD-immediate only acknowledge register 1 rd-req

Add new shift_rot FU for shifts and rotates

Remove rotates and shifts from alu

Massively spead up test_pipe_caller.py

Revert "Greatly speed up test_pipe_caller.py"

This reverts commit 54025cace312817b0f9d831865441a0e52db573a.

Greatly speed up test_pipe_caller.py

comments from discussion
https://bugs.libre-soc.org/show_bug.cgi?id=305#c43

Reverse bit order for cr0 in proof

Check output of cr0 from alu

Add carry in input to alu testbench

Add ability to specify initial state for SPRs

Fix proof_input_stage.py

Fix rlwimi by reordering the inputs *again*

Re-enable rlwinm test

Check write register number too

Reorder the register reads so the field in read_reg2 is last