add the beginnings of a usage docstring for the module and add a Signal
function which shows how to connect things together.

with SimdScope being passed in as the "mask" parameter, the SimdSignal
knows to switch over to "ElwidPartType mode"

remove simd_full_width_hint, it is down to individual Signals within the
context to explicitly declare their width, if in fact they need one.
some cases (as shown in the layout() function) no fixed (full) width
is required to explicitly be specified, it is determined instead from
the element widths

add in TODO notes tying in SimdScope/SimdMode

add type annotations .pyi file for SimdScope

update SimdScope to use vec_el_counts

move SimdScope to separate file

add LHS support into PartitionedCat. amazingly - stunningly - it works
https://bugs.libre-soc.org/show_bug.cgi?id=731

confirmed (in prototype form that LHS Cat will cause conflict

continue truly awful hack which, in SimdSignal.__Assign__, detects the
back-link to the submodule (PartitionedCat) in its return result,
and calls set_lhs_mode(True) or (False) on LHS and RHS as appropriate.

the default value is *NOT* set in the PartitionedCat constructor very very
deliberately so as to show up any bugs.  it is particularly fortunate that
this was chosen to be done because there was, in fact, a bug in the
TestCatMod unit test, which assumed that it was ok to splat a Cat() result
of a pair of SimdSignals directly onto a Signal().

it *is* in fact "technically allowed" by nmigen due to automatic casting
of UserValue, but should not strictly have been done.

add back-link in the return result of PartitionedCat to allow access
to the submodule.
PartitionedAssign can then detect this and alter the conditions to
LHS *before* PartitionedCat.elaborate() is called

it was already established in commit 494757caa1f that the elaborates
are all called later

add quick print statements to show that elaborate() gets called as a
second phase after the creation of the AST tree
this gives a window of opportunity to tree-walk and set whether SimdSignals
are LHS or RHS as determined by encountering SimdSignal.__Assign__

found an error in PartitionedAssign and PartitionedRepl
where Slice was accidentally being done on SimdSignal rather than
SimdSignals internal sig.  whilst this was a legitimate oversight
the bug should have been found when a NotImplemented SimdSignal.__Slice__
was added.

Project Development Practices were violated here by unit tests not
having been run, which would have easily detected the bug

remove duplicate function definition

remove reference to use of Swizzled class, due to it violating
Project Development Practices
documented here:
https://bugs.libre-soc.org/show_bug.cgi?id=731#c10

add forgotten files from last commit

add WIP code for handling Slice and Cat in a unified way, supporting assignment

format code

fix bmask calculation

split out end_bit

split out start_bit

remove redundant plist variable

sort dpoints keys

simplify dpoints computation

width is already set to fixed_width, we don't need to have a separate case

dedup dpoints

delete superfluous documentation section

format code

create quick test of what 24-12-5-6 layout was likely-expected to be

add 2nd test to see what is going on in layout_experiment

add FP "exponent" example, not quite matching expected results
needs analysis

remove return of part_count parameter because it is not useful
the actual part_count (per se) is simply specified by vec_el_counts
which is a dictionary not a single item.

fix issue where width was being computed based on 2 maximum values
actually needed is to multiply the number of elements by the width of
an element and use that to determine which is greater

remove unnecessary sign argument from layout() tests

remove signed.  again

whitespace for clarity. comments

move "faulty" test to end of layout_experiment.py (last test)

although it is a little less visually clear, removing the whitespace
allows illustrating what is used and what is not used in the 5-6-6-6
example

add assert to check that the 5-6-6-6 example returns the expected
partition points 5,6,12,18

fix layout() to put in only the number of *requested* vector elements

rename part_counts to vec_el_counts
to indicate that it is intended to be the count of the number of vector
elements within a partition

cpart_wid is just max(lane_shapes.values())

redefine part_counts to be "number of vector elements in a partition"
fixes the bug

whitespace

whitespace, illustrate examples so as to make expected results clear

unfortunately this is a multi-purpose commit.

it:

1) adds some types AND
2) adds some classes AND
3) fixes some whitespace issues AND
4) (finally) fixes some bugs

we strictly require *single* purpose commits
https://libre-soc.org/HDL_workflow/

Keep commits single-purpose

    edit files making minimal single purpose modifications
    (even if it involves multiple files. Good extreme example:
    globally changing a function name across an entire codebase
    is one purpose, one commit, yet hundreds of files.
    miss out one of those files, requiring multiple commits,
    and it actually becomes a nuisance).

https://bugs.libre-soc.org/show_bug.cgi?id=713#c98

Revert "fix layout bugs"

This reverts commit 9a318256b74054b8d592efe7be298764d0de415a.

waaay too big a patch set (957 lines).
https://bugs.libre-soc.org/show_bug.cgi?id=713#c98
Revert "refactor layout to use SimdScope and XLEN"

This reverts commit 48c4d358fafb59fc7fdc414874c5288b81ec462d.

refactor layout to use SimdScope and XLEN

add SimdMap and SimdScope and XLEN

fix layout bugs

add docs for layout

format code

add option to specify fixed_width and no lane_shaps only to find
that there has been assumption that lane_shapes equals element width *times*
partition count.
https://bugs.libre-soc.org/show_bug.cgi?id=713#c67

next step is to set lane_shapes in terms of the element width

add blanking mask, but current example has no blank areas

whitespace

improve code-comments some more

improve code-comments some more

improve code-comments

whoops conversion of list of 0/1 needed reversing

add option to do fixed-width layout
https://bugs.libre-soc.org/show_bug.cgi?id=713#c22

currently failing, answer is *backwards* (bit-inverted) which makes no sense

add a check of bitp against the expected partition points when
going through the elwidths
https://bugs.libre-soc.org/show_bug.cgi?id=713#c47

add phase 3 of the layout() experiment.
https://bugs.libre-soc.org/show_bug.cgi?id=713#c34
here the binary values are obtained which, if elwidth is set to a given
value, we expect the PartitionPoints mask to be set to that value

convert to two-stage layout points-creation
https://bugs.libre-soc.org/show_bug.cgi?id=713#c34

add code-comments

added example with elwidth==Signal(2) from:
https://bugs.libre-soc.org/show_bug.cgi?id=713#c30

remove Shape, signed and unsigned from layout experiment,
idea is to sub-class from ast.Shape() and therefore that provides
the full and complete understanding and specification of signed,
not layout()

add layout experiment from
https://bugs.libre-soc.org/show_bug.cgi?id=713#c20

fix SimdSignal Repl test (was previously unfinished)

big rename PartitionedSignal to SimdSignal (shorter)
https://bugs.libre-soc.org/show_bug.cgi?id=713#c58

add some more comments for the elwidth-adapter
https://bugs.libre-soc.org/show_bug.cgi?id=713#c34

altered test_partsig2.py removed outval, run with outval2 instead

add PartType context to PartitionedMux
not presently used, TBD, no harm done not using it due to the way that
PartitionedMux works

convert PartitionedAssign and PAssign over to PartType
https://bugs.libre-soc.org/show_bug.cgi?id=713#c56

covert PartitionedCat (and PCat) over to PartType format
https://bugs.libre-soc.org/show_bug.cgi?id=713#c56

convert PartitionedRepl over to new "PartType" format

add TestReplMod, under development

add PartitionedRepl into PartitionedSignal.__Repl__
uses same auto-module-creation as PCat, PMux and PAssign

shuffle order of functions (whitespace) to same order as ast.Value

add PartitionedRepl first version, no unit test just demo

whoops accidentally removed bugreport link

add signed/unsigned functions and preliminary unit test

pull in unit test code for PartitionedSignal.matches to be adapted

bit of a reorder / reorg, to match up with current ast.Value function order
this makes it easier to ensure that all functions are there, easier to
read / find.

disable mul and rmul in PartitionedSignal for now

rewrite complex comprehensions as for loops

Fix broken code caused by attempted removal of type annotations.

This partially reverts commit 0cdf4be4df5c0fbae476442c1a91b0e8140e2104.

add TODO comments
https://bugs.libre-soc.org/show_bug.cgi?id=718

add a PartitionedSignal.any() test and extend range of values tested
in horizontal logic operators

make note about failing PartitionedAll
https://bugs.libre-soc.org/show_bug.cgi?id=176#c17

revert to using self == Const(-1) for now in PartitionedSignal.all()

bit more sophisticated on the partsig horizontal test, use subTest to report
function name and input value

add PartitionedSignal.all() and unit test, currently failing

add PartitionedAll operator, based on PartitionedBase

add bool PartitionedSignal test

removing unnecessary type information which makes the code
completely unreadable, longer and more complex

add PartitionedSignalTester

split out logical ops into PartitionedBase

add PartitionedBool class (based on PartitionedXOR)
could very likely be combined but hey

add quick use/self-test to PartitionedXOR

add PartitionedSignal XOR partsig test

partsig unit test tidyup

test names to go under a different fileset