whitespace

add misaligned ld/st to trigger an exception

comment out dsisr and dar in mmu FSM for now

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

cleanup test_compldst_multi_mmu.py

add a bitvector remap function, the plan is to use it to reduce the size of
regfile bitvector hazards

fix test_random in test_loadstore1

use new namedtuple in core when calling regspec_decode()

add module parameter to regspec_decode and therefore to get_byregfiles
as well

remove bitmanip fu cuz ternlogi (the only instruction implemented so far) is in shiftrot instead

add ternlogi to shiftrot

format code

stack of changes to MultiCompUnit to speed it up
a lot of comb settings were changed to sync as a hack-experiment
when TestIssuer (ls180) was being developed, to try to speed up ECP5
timing.  those need reverting to reduce latency

experimenting with option to shorten MultiCompUnit delays

create single-stage ALU pipeline, shorten latency on in-order core

allow MultiCompUnit to set read and write latches to run on sync or comb

FunctionUnitBaseMulti which derives from ReservationStations2
*requires* the muxid to be set for each RS.  these can be set
combinatorially no problem, to indicate to ReservationStations2 where
to route the data after it pops out the end of the "real" ALU
without these muxids being set everything is royally screwed

better name for read latch in core.py

use m.submodules[name] instead of getattr

remove redundant / mis-named variable in core

code-comments

remove unneeded data structure in core

whoops treereduce on write-vector set/clr error

more code-cleanup

use new regspec_decode and fu.get_iospec functions

core tidyup

add Regspecs get_io_spec function

start allocating more FUs (more ReservationStations)

random loadstore1 test: readback written data

reenable dcbz test case

return correct data from microwatt

cleanup test_loadstore1.py

loadstore: add done_delay

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

add LogicalTestCases back in to test_core.py (pass)

let PowerDecode2 decide which operand class to use in test_core.py
this gets it to pick *all* fields

use latched readflag (recspec_decode_read "ok") instead of global one

tidyup on read-flag latches

fix read-decode information by latching not just the read reg number
but *whether it is valid or not*.
not only the register *number* from regspec_decode_read() needs to
be captured but its ok (valid) flag as well

this error only showed up when a mul (2-operand) was followed by addi
(1-operand).  the mul had its 2nd operand dropped on the floor because
the *addi* only has one operand.

fix write-after-write hazard checking

allow busy to settle before checking state in test_core.py

only check regs right at the end in test_core.py overlap mode

move sim call before core run in test_core.py
to give PC a chance to settle in regfile

getting formerly unused test_core.py operational

whoops missed make_hazard_vec test

whoops do the set/get of the write-vector at a single access point
for example: INT o, INT o2 is *two* write ports.  therefore,
previously, there was a comb += wvint bitvector for o, which was
then OVERWRITTEN by a second comb += wvint bitvector for o2

instead, return the wvset/wvclr requests to connect_wrport, which
collates by regfile name and performs an additional or-tree-reduce
on the requests to set/get

always set fwd_bus_mode=False on regfiles

add MMU and SPR to list of FUs that must report "busy" i.e. block

disallow overlap in core on LDST, Branch, and Trap.
these are all the ones that could cause exceptions or mess with ordering

use dict style not setattr on submodules

update loadstore1 testcase

code-comments

fix instructions of the type "read-reg-is-same-as-write"
this then caused write-after-write detection to go into a combinatorial
loop, which was fixed by not checking fu.issue_i but instead using
fu_enable (fu_bitdict[FU])

loadstore testcase: read at random addresses

FU-Regs matrix tidyup and comments

minor tidyup on FU-Regs Matrix

update FURegDepMatrix to multi-dest

update naming on Reg_Rsv signals

add copyright and attribution notices
update Reg_Rsv to multi-dest

update FU_RW_Pending vectors to multi-dest
update Copyright and Attribution notices

convert DependencyRow to multiple destination latches

add copyright and attribution notices to dependence_cell.py

update license and attribution in fu_reg_matrix.py

convert score6600_multi over to using RegSpecs (in a fake way)
which by slow code-morphing the entire score6600_multi code can be
converted to be like core.py

early use of Array unnecessarily (all uses are static references
not dynamic indexing: no pmux created or needed)

early use of Array unnecessarily (all uses are static references
not dynamic indexing: no pmux created or needed)

get score6600_multi operational again
main thing was a "delay" on go_read_i due to regfile read results being
one clock cycle behind.

add debug prints in old simulator

add debug prints in old simulator

seperate invalid test case from other test cases

mmu: add debug output

add testcase for invalid pagetable

pimem: reset on exception

remove unuses dsisr signal

reset state to idle on exception

more sorting scoremulti

more sorting out scoremulti

add test pspec for scoremulti to work

convert hazard bitvectors to Reset-Priority SRLatch from nmutil

the read/write port were seriously getting in the way, by way of the
operand forwarding etc. etc. need instead to get either the immediate-latched
value (combinatorial) or the sync-delayed one, depending on circumstances.

fix exception handling in pi_ld

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

improve debug output in mmu.py

fix write-after-write hazard detection

when allow_overlap enabled do a manual wait until all FUs have
entirely finished befor going on to read the regfile state
this really should be done with the DMI interface, which needs updating

code-comments

add write-after-write hazard detection
stall if a WaW hazard is detected, continuing to assert the main decoder
so that the relevant bits of the write-vector can be read.  these
bits are read *one clock behind* which is perfectly fine

add 2nd hazard bitvector port for write-after-write
hazard detection

whoops merged the two write-ports for RT and RA-with-update

disable hazard vectors when overlap is not requested in core.py

update submodules

more comments

pimem changes for st exception handling

fix test_loadstore1.py

add FU write-after-write hazard detection Signal (dummy so far)

this has to be set up in the connect_write section but then
*used* in connect_rdport in order to stop reading from happening

strictly speaking it should actually stop issue, but we already
established that that way lies madness (combinatorial loops).

this may turn out to be a bit more complex than initially planned
due to some instructions potentially not having read at all
(only write)

add code-comments, link to in-order core

more use of namedtuples in core.py for clarity

start some use of namedtuples in core.py

use some namedtuples to make things clearer in core.py

use fascinating trick of defaultdict-of-defaultdicts

add store testcase