use SPRreduced to match PowerDecoder2
extend mmu_sprs to include redirection of PRTBL DSISR DAR and PIDR to MMU

missing self.

resolve DriverConflict in TstL0CacheBuffer, really bad hack

debug and stop on mmu test_pipe_caller.py

comments on dcache-to-mmu link

add a TestSRAM variant of LoadStore1, for being able to run unit MMU unit tests

add basic test_issuer_mmu.py
for running specifically with microwatt_mmu=True

add option to use new mmu_cache_wb ConfigMemoryPortInterface

hook up dcache wb_in/out to PortInterfaceBase Wishbone Record

sort out spblock 4k sram cell instance name to match coriolis2 changes

https://bugs.libre-soc.org/show_bug.cgi?id=635
turned out to be as simple as the test infrastructure setting initial
values in the wrong regfile (only a few of the unit tests set initial
values in SPR regfiles)

better reporting on gpr comparisons

set up LoadStore1 in ConfigMemoryPortInterface and hook it up in MMU

comment out adding mmu and dcache to pspec in MMU FSM

move dcache into Loadstore1

add option to disable bus forwarding on SPRs and FAST regs.
not StateRegs: that actually critically depends on access to PC through
bus forwarding

add option to enable/disable bus forwarding mode on INT regfile

return read data out from Loadstore1 only when valid

hook up MSR into MMU (TODO, use a lot less bits)

simple regression dcache test was faulty.  wishbone pipeline related

comment read ack in sram

incorrect indentation in dcache rams

simplify dcache test

spelling mistake

remove RegStage1.real_adr temporary from dcache

do not overwrite parameter ra in dcache

comment out dcache_store from test, not the problem

remove unneeded code

read req in wb_in.stall, dcache

Shift-out skipped mask bits for both crpred and intpred

If src/dest step are not zero, we need to shift-out the skipped mask
bits. We already did this for intpred, and for crpred it's exactly the
same.
Move the shifting logic to a new last state, commonly used for both
intpred and crpred.

add single regression test for dcache

add TODO comment in dcache

move Signals in dcache to relevant context

dcache Elif used where If should have been

whoops should be cyc & ~ack

hard-code dcache stall signal to non-pipelined mode

increase memory size in dcache test

increase size of random dcache testing by 10

fix errors in dcache unit test

whitespace

add additional external libre-soc sphinx references... commented out for now

add additional external libre-soc sphinx references

remove code moved to openpower-isa repo

add comments on TestIssuer TestRunner

comment tests back in

fix import error

error in setting fast regs test values

import from openpower.tests

whitespace

move logical tests to openpower.test

add trap test cases
https://bugs.libre-soc.org/show_bug.cgi?id=629

move SPR tests to openpower.test

move branch test cases to openpower.test

move LDST tests to openpower.test

move mul tests to openpower.test

move div tests to openpower.test

move div tests to openpower.test

move ALU test cases to openpower.test

move MMU Testcase to openpower.test

move CR test cases to openpower.test

move shiftrot test cases to openpower.test

import from openpower.endian

use openpower.test.common

remove openpower-isa submodule

submodule update, can probably delete it though, now

move more files to openpower-isa

move to import from openpower-isa for reg enums

svanalysis and pywriter now command-line scripts

removed submodule

remove pseudo, moved to openpower-isa

remove simulator directory, moved to openpower-isa

more openpower-isa conversion

correct migration of openpower-isa

more openpower import conversion

more openpower import conversion

move over to from openpower imports

move over to openpower-isa repo

move over to openpower-isa

moving more over to openpower-isa repo

removing more as moved over to openpower-isa

submodule update

add debugging and buffering to CacheRam

whitespace

r1.end_row_ix off-by-one in dcache

sync missing in dcache

dcache.py code-comments

cleanup dcache

error using sync, should have been comb

Implement CR predication

Read the CR fields in a VL loop, building the masks bit by bit.
TODO: implement reentrancy, by shifting out already used mask bits.

CR sub-fields are stored in MSB0 order

experimenting with dcache

testcase: pass PRTBL to mmu

Add CR predication test case for TestIssuer

Directly derived from the corresponding case in
test_caller_svp64_predication.py
It is expected to fail, until CR predication is implemented on TestIssuer.

Fix comment in CR predication test case

The comment at the top of the test case was inconsistent with it:
"adds, CR predicated mask CR4.eq = 1, CR5.eq = 0, invert (ne)"
The whole test is consistent with this (mask is NE and first element is
skipped).
The shift amount itself is also consistent with setting of CR4, not CR5.

Fix sense of "invert" signal

We want to put "1" in the mask, if the operation is to be performed.
The actual CR bits are: LT, GT, EQ and SO.
So, for those, we just copy the bit directly to the mask, as they are.
For GE, LE, NE and NS, we want to invert the bit first.

add enable MMU option to issuer_verilog.py

cannot pass in arguments to Core - must be done with pspec

use soc.bus.sram instead of nmigen_soc.wishbone.sram

add wishbone sram.py (move from nmigen-soc)

give independent names to spblock512w64b8ws