Add and or and xor to main_stage

Add carry in and out

Have input_stage set the b operand to imm_data if it is valid

Add extra bits (carry, overflow, etc) to input and output structs

Begin adding main ALU stage

Convert alu to use the op in ctx

Add FPPipeContext to alu pipe_data

almost got LD/ST CompUnit working

prototype LD/ST L0 cache/buffer was bouncing address-acknowledgement up
and down.  clear the latch during the "reset" phase and it works now

Add handling of A inversion and B input

Begin adding input stage of alu

Add pipe data for ALU pipeline

Update gitignore in isa dir

Separate out ALU Input record from alu_hier.py

Add test_branch_loop_ctr

Add tests for conditional branches

move unused simulator code out the way

testing LD without ST

Ooops, forgot comparefixed.patch

Get test_cmp working

Fix test_mtcrf. Test has been verified against qemu

Make FieldSelectableInt accept slices for set and get

Add handling of add with comparison

Fix bug with comparisons in selectable_int.py

Add test_mfcr

continuing debugging of LD/ST CompUnit FSM and unit test

partially-debugged ld/st comp unit using new PortInterface

Re-enable test_mtcrf

Add length helper for getting length of a selectable int

Add helper functions to replace direct comparison in generated code

no syntax errors in LDSTCompUnit multi version

almost complete LD/ST CompUnit, nearing testing

Look up spr length from spr table

Add dict of spr properties to power_enums

Implement bctr and mtspr

Properly implement LR and CTR

Add ability to patch generated isa files

Sorta kinda working bl and blr - need to properly implement lr

remove unneeded minerva code

mention need for DualPortSplitter class

more connecting signals for LDSTCompUnit according to diagram

update Makefile to include required build steps

Add rudimentary branch capability

Fix broken test_decoder_gas

begin connecting up signals for LDSTCompUnit

Merge branch 'master' of git.libre-riscv.org:soc

Removed named tuple duplicate - merging with Lukes commit.

Git rid of named tuple imported twice

new version of LDSTCompUnit

Link to documentation in README.md

comments

take out wait for busy in L0BufferCache tests

whitespace cleanup

bit of a mess, but functional.  unit test passes on "basic" L0CacheBuffer

hmmm trying to get st to acknowledge properly

add links to bugreport and to memory/cache wiki page

L0 cache/buffer first unit test, working except for one niggle

Remove request since no longer https fetches from wiki

update cr0 when rc is set

first cut at "basic" L0 Cache/Buffer (untested), only sends one LD/ST through
at a time.  demonstrates the LDST PortInterface

document PortInterface, start on "dummy" L0CacheBuffer

whitespace

better comments on rd/wr pending

move unused out of soc directory

add comments to power decoder

move TLB and iommu to unused directory

Read decoder tables from wiki submodule instead of web

add LDST PortInterface class

add CompLDSTOpSubset, contains subset of decode instruction for LD/ST

update signal in DecodeToExecute1Type is "LD/ST performs update"

experimenting with ld/st comp unit

remove out-of-date comments

comment req_done

hair-raising series of half-way-house changes which gets a mix of add/addi
working

start using records in score6600

rename MultiCompUnit

use go/rel Record in ldstcomp

fix request-done in compalu_multi

LDSTCompUnit converted, no need to special-case

convert CompALU to Record in/out

fix failure to import alu_hier

fix bug #290

add libmpfr-dev to .gitlab-ci.yml

testcase fo mulli

testcase for addis

add with carry cleanup and test case

changes to LDSTCompUnit, get score6600 working

get compldst.py unit test up and running after modifications to ALU

whoops cut/paste error, n_src used instead of n_dst on loop

import TestMemory globally not relative

convert BranchALU to temporary conformant API

half-way-house fix to get request-release signals working

attempting to get CompUnitsBase connected up

1st operation successful, 2nd still not running correctly

yield ports in dep cell

go_rd/go_wr should not be array in FU-REGs

update libreriscv submodule

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

adding WIP memory_pipe_experiment

intpick request-release bug

add with carry instructions