convert branch pipeline to use msr/cia as immediates
[soc.git] / src / soc / fu / shift_rot / pipe_data.py
index 7f98d16b136f121c0c73b3e8cb81d44c8457dbcc..280a757566bd58acd2fc50e97a170a0165dc528b 100644 (file)
@@ -1,30 +1,19 @@
-from nmigen import Signal, Const
-from nmutil.dynamicpipe import SimpleHandshakeRedir
-from soc.alu.alu_input_record import CompALUOpSubset
-from ieee754.fpcommon.getop import FPPipeContext
-from soc.alu.pipe_data import IntegerData
+from soc.fu.shift_rot.sr_input_record import CompSROpSubset
+from soc.fu.pipe_data import IntegerData, CommonPipeSpec
+from soc.fu.logical.pipe_data import LogicalOutputData
 
 
 class ShiftRotInputData(IntegerData):
+    regspec = [('INT', 'ra', '0:63'),      # RA
+               ('INT', 'rb', '0:63'),      # RB
+               ('INT', 'rc', '0:63'),      # RS
+               ('XER', 'xer_ca', '34,45')] # XER bit 34/45: CA/CA32
     def __init__(self, pspec):
-        super().__init__(pspec)
-        self.ra = Signal(64, reset_less=True) # RA
-        self.rs = Signal(64, reset_less=True) # RS
-        self.rb = Signal(64, reset_less=True) # RB/immediate
-        self.so = Signal(reset_less=True)
-        self.carry_in = Signal(reset_less=True)
+        super().__init__(pspec, False)
+        # convenience
+        self.a, self.rs = self.ra, self.rc
 
-    def __iter__(self):
-        yield from super().__iter__()
-        yield self.ra
-        yield self.rs
-        yield self.rb
-        yield self.carry_in
-        yield self.so
 
-    def eq(self, i):
-        lst = super().eq(i)
-        return lst + [self.rs.eq(i.rs), self.ra.eq(i.ra),
-                      self.rb.eq(i.rb),
-                      self.carry_in.eq(i.carry_in),
-                      self.so.eq(i.so)]
+class ShiftRotPipeSpec(CommonPipeSpec):
+    regspec = (ShiftRotInputData.regspec, LogicalOutputData.regspec)
+    opsubsetkls = CompSROpSubset