fix Bug 607 - unnecessary code added related to MMU in PowerDecoder2

fix Bug 603 - use SPR names/numbers from sprs.csv

use PowerDecoder2.no_out_vec instead of manual vector detection in ISACaller

add corresponding VL=0 unit test as from 161b7d67b in svp64_cases.py

Add traces for the new FSM

Add a vector case with VL == 0

This will be useful for testing the fetch <-> issue loop.

comment on CoreState

remove sv_changed input to fetch_fsm, add it to issue_fsm TestIssuer

moving new_svstate and update_svstate into issue FSM TestIssuer

move fetch_insn_o into issue_fsm TestIssuer

add comments, missing that VL loop ends after execution if no_out_vec set
SVP64 TestIssuer

Implement a decode/issue FSM between fetch and execute

The idea is for it to:
* keep looping "fetch" while VL==0 on a vector instruction.
* keep looping "execute" while SRCSTEP != VL-1.
* unless PC/SVSTATE was modified by "execute", in that case do go back
to "fetch".
* update PC and SRCSTEP accordingly.

wb_get: write outputs to seperate logfile too

update mmu testcase

test_runner.py: add needed imports

add comments explaining split
https://bugs.libre-soc.org/show_bug.cgi?id=606

move DecodeCROut/In (at last) out of PowerDecoderSubset and into PowerDecoder2
https://bugs.libre-soc.org/show_bug.cgi?id=606

start making write_cr0 independent of DecodeCROut
https://bugs.libre-soc.org/show_bug.cgi?id=606

deduplicate

add note that SVSTATE has changed, this will allow picking up that
Trap pipeline has altered SVSTATE

Fix typo when calculating PowerDecoder2.no_out_vec

move setting of NIA into fetch FSM in TestIssuer

whoops

moving PC-setting (NIA) out of execute_fsm in TestIssuer

rename inter-FSM handshake signals in TestIssuer

err trying to put in some FSM handshake signals, getting confused

comment for where SVSTATE FSM should go

add CR out vector detection to PowerDecoder2 no_out_vec

The field selection function was moved to nmutil.util

All previous users were updated.

Hide the register augmentation traces by default

This saves some vertical space if you are not interested in seeing this
level of detail, but it is still there if you need it.
Needs the latest nmutil version for it to work.

move execute_fsm to separate function in TestIssuer

move fetch_fsm to separate function in TestIssuer

add JTAG enable/disable of 4k SRAMs

The new version of "sel" is smart enough to find a suitable Signal name

An up-to-date version of nmutil is required for this.

add comments for Mode field in SVP64Asm

comments in SVP64RMFields

Use the new selection field function from nmutil

Note that the new function accepts a Module on which it to generate its
wires, and returns a Signal of the appropriate size.

Be sure to update nmutil to get the new function.

Use symbolic values as field sizes

Replace all hardcoded shifts into RM by usage of SVP64RMFields

create SVP64CROffs consts for when SVP64 Vector-of-CRs is active (Rc=1)

comments on sv.add. Rc=1 unit test

add in Vectorised CRs when Rc=1 into ISACaller

add CR1 to DecodeCRIn/Out

add some debug checking to get_pdecode_cr_out

add crossreference to bug #603

add more debug output to get_pdecode_cr_out

Actually forward the field width to field_slice()

This means that field extraction of multi-bit subfields, for field sizes
other than 64 bits, was buggy up to now.

Fortunately, there were no users of non-default field sizes so far.

Assemble the SV64 prefix from its subfields using SVP64PrefixFields

start on CRs in SVP64 mode

fix SVP64Asm Rc=1 assembly

add black-box attribute to 4k SRAM cell

Fix more MSB0 issues in comments

Replace more hardcoded constants with symbolic field numbers

increment CRs based on srcstep, see what happens

add litex wishbone interconnect to 4x 4k SRAMs
also had to add one more of the massive DFF 512 byte SRAMs in order to cover
all the exception areas (0x900) without going into 4k SRAM area,
which litex demands to be on an aligned boundary

add QTY 4of 4k SRAMs SPBlock512W64B8W to TestIssuer if enabled

add option for QTY 4x 4k SRAM blocks (not added yet) to issuer_verilog

add Wishbone-wrapped SPBlock_512W64B8W

whoops set ROM to none by mistake

whoops spelling error

add (unused) code for writing out SVSTATE in TestIssuer

correct arguments, set microwatt_mmu=True, pass in ROM correctly

minor whitespace cleanup

remove massive code-duplication, move simple "self.rom" to test_runner.py
the fu rom mmu unit test does seem to still work

mmu testcase: set MMU SPRs

add rom debugger

add mmu rom testcase

mmu: remove TestMemory

declare blank classes SPEC and EXTRA2 to add MSB-to-LSB conversion

Use subfield bit selection to extract the RM SVP64 subfield

Replace MSB-i by symbolic subfield indices and selectors

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

add wishbone signals to gtkwave output

Add the SVSTATE traces to GTKWave to allow debugging the SV loop

Initialize the core SVSTATE from the corresponding test case

Handle the case of initialization by integer, which is the default for all
test_issuer.py cases.

Revert "Setup SVSTATE, from the test settings, at the start"

This reverts commit 2bf9a3753b60fa1591b893bfb61de39c210a7d67.

Fix a breakage in test_issuer.py, while a proper solution is found.

Add a function to select bits from a signal into a subfield

fix reg read/write in ISACaller, PowerDecoder2 handles is_vec now

Add a case for checking the EXTRA field and register augmenting

By carefully choosing unique v3.0b register numbers and Extra field
patterns, any mistake in encoding and decoding will likely be caught.

Add traces to debug SVP64 prefix decoding issues

Setup SVSTATE, from the test settings, at the start

Fix MSB0 issues for SVP64

Main changes are:
1) Convert indices from MSB0 to LSB0 when extracting fields
2) Convert indices from LSB0 to MSB0 when inserting fields
3) Reorder nMigen Records to start from the LSB

This was verified by inspecting the GTKWave output for
test_issuer_svp64.py, checking the instruction memory against a manually
assembled instruction, and checking that the decoded fields correspond to
the original instruction.

mmureq handling

dcache error handling

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

ordering wrong on svstate in ISACaller

adapt botchify so it can be used for 31- or 15- etc. etc.

add indicator to PowerDecoder2 when no outputs are Vectorised

remove file experiment/formal/proof_icache.py as it was reviewed and
determined to be not necessary at this point, if ever due to the
complexity of the icache, dcache, and mmu modules

test case for MMU SPRs: PID and PRTBL

Simplify obtaining the PC from the register file

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

Show traces for the register numbers of the current instruction

Will make it easier to follow the vector loop, when it begins to increment
them.

Fix width of the "extra" input on the Extra decoder

The Extra field is nine bits long.

Fix conversion to MSB0

Correct formula is 31 - x.

Remove obsolete comment

Forgot to remove the TODO item when I implemented it.

add comments to TestIssuer

add srcstep onto Vectorised GPRs in PowerDecoder2

add TestRunner comments

add Regfiles comments