testcase for compldst: wait for address

rename ra_needed to zero_a

update testcase for dcbz

add testcase for dcbz

add a state list for method calling

found accidental commenting-out of memory setup in HDLRunner

move debug printout to see whats going on for ldst

comments

Revert "move coresync clock synchronisation into HDLRunner"

This reverts commit 8a51f6944fa6c5185285b0139f5b419fb68aa145.

call StateRunner constructor, to add to StateRunner class Factory

more TODO comments

move coresync clock synchronisation into HDLRunner

whoops missed one function which should be a yield (of nothing)

use yield from on StateRunners

add comments, remove unneeded code
https://bugs.libre-soc.org/show_bug.cgi?id=686#c73

move pc_i and svstate_i to HDLRunner

add end_test, minor cleanup, added hdlrun.cleanup() call

moved pc_i and sv_state to constructor, remove hdl_state_run

change over run_hdl_state to TestRunner class

add dummy call to simrun and end_test()

code-comments and dummy functions

move contents of run_sim_state into SimRunner run_test function

add a SimRunner prepare_for_test and run_test function

start of HDLRunner

create initial SimRunner

add shiftrot2 tests to test_issuer.py

move pc_i and svstate_i inside if self.run_hdl

more comments

add in a stack of comments for identifying match-points with StateRunner

add option to run ISACaller Sim (or not)

add a new run_hdl parameter to TestRunner

completely borked python segfault, workaround to copy last sim state

add test of expected results against last sim state

whoops broken run_sim_state function

split out HDL from Simulator into separate functions

split out HDL test from Simulator test,
save two separate lists of TestStates
compare them *after* the two simulations have been run
should be possible to completely separate out, now

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

compldst_multi: add op_is_dcbz signal

fix mul fu test helper.py not passing immediate to pia for mulli

whitespace cleanup

alter setup_tst_memory to take a test.mem rather than take a Sim object
*containing* a Mem

whoops forgot to do with self.subTest()

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

testcase: add mmu, link mmu and dcache together

changed test_runner to use state mem compare

changed over to use state mem compare

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

comment out lines that cause test_compldst_multi_mmu.py to hang

convert HDLState.get_mem() to a dictionary of memory state results

update test_compldst_multi_mmu.py

use get_l0_mem in HDLState to get memory data

Fix rel_o/go_i signal names

Replace "Display" with "print" on simulation process

The fallback on nmutil doesn't work with "yield Display".

Fix import

Use a pre-compiled version of maturin

Should save compile time on the Gitlab CI runner.

allow individual unit tests to be named in test_issuer.py

always store full memory state (including zeros)

added get_mem

update comments
https://bugs.libre-soc.org/show_bug.cgi?id=686#c51

moving teststate_check_regs written by klehman into openpower-isa

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

add new testcase for ompldst_multi using mmu

convert to using TestState and State after moving to openpower-isa

factory add and intro doc string

Save Gitlab runner cache, even on a failed test

Since our tests currently fail, the cache was never saved, not even once.

use log instead of print

code comments

create new function teststate_check_regs which is called by check_regs
teststate_checkregs does not care how many pieces of state it is asked
to compare. could be 2, could be 3, could be 30

changes to utilize full teststate class

added compare function

added factory function for test class creation

implement base class in state class

changes made to utilize teststate class

update explanatory comments on LD/ST exception handling

made sim into generators and some uniformity changes

finished remaining hdl items

HDL int reg added

more sim class registers add

Monitor exceptions, re-decoding the instruction in this case

The misaligned load test-case now passes.

Whenever an exception is reported during Execution, it is forwarded to
PowerDecode2. After Execution finishes, Issue notices this, and returns
directly to Decode, without updating PC, SVSTATE, etc. The exception
condition is always cleared after a Decode, to prepare the stage for
a new Execution.

initial commit of sim state class

Monitor the exception input to PowerDecoder2

Remove default argument for dict.get()

1) The default is already None.
2) It really doesn't accept keyword arguments

fun fixing of get_core_hdl_regs, "yield from"

move functions to above where they are called

breakout of register collection and compare

Fix typo.

add TODO code-comments
related to https://bugs.libre-soc.org/show_bug.cgi?id=686

whitespace, add bug ref number to test API

another batch of ready/valid i/o prefix-suffix swaps

anooother valid_o to convert to o_valid

update ready/valid in shift_rot test_pipe_caller

fix test_all_values_covered, missed import when moving test cases to openpower.git

update ready/valid i/o_ prefix in div test helper.py

fix ready/valid i/o prefix in ALU test

fix CR tests valid/ready naming

missed valid/ready_i/o to o/i_ conversion

missed valid/ready_i/o to o/i_ conversion

unnecessary signal rename ivalid_i to ii_valid (reverting)

replace data_o with o_data and data_i with i_data as well
a little more care involved here due to names such as st_data_o
and others

big rename, global/search/replace of ready_o with o_ready and the other
> 4 signals as well, valid_i -> i_valid
> https://libera.irclog.whitequark.org/nmigen/2021-08-24#30728292;
> to be consistent with nmigen standards