add experiment5

add clk and ck so that ck is recognised for routing

add make view

bit more experimenting making an ioring around an adder

make example as close to adder benchmark as possible

simplify experiment4 to an adder, similar to adder benchmark

add mksyms.sh

whoops yes use clocktree

add missing mksym.sh

continue experimentation

add sm3 to nets

correct nets for experiment2

track down module in which vdd / vss error exists (shift)

remove working code, shrink "fail" case

add test_partsig.py directly to experiment2

add ioring experiment

add sim just to see if anything happens

move Makefile3/4 to experiments3

move part_sig_add to its own directory

move alu_hier to own directory

change coriolis settings, logmode true

add extra gitignores

add path helpers sys libraries

add git ignore file

wrong script name

remove synthesise-yosys.mk use alliance one

add GND/PWR to see what happens in settings.py

reduce pmask to stop unconnected bits

use alternative experimental class TestAddMod2

fix mask width

add Makefile3

add second Makefile

move part_sig_add name

run alu_hier.py instead of alu.py (works)

remove clock

remove clock, use rename on clk in settings

 increase etesian, set clock to clk

use simpler alu rather than alu_hier

add clocks and reset and add alu.py as well

replace part_sig_add with simpler design

add alu_hier.py example

replace VLOG with ILANG

start running and debugging

try symlink to mk fragments

remove whitespace

yosys example makefile

add synthesis-yosys.mk with ilang substituted

first example code

first empty commit