more comment removal

more remove comments

removing more comments, tidyup

restore incorrect removal of zero-Cat at LHS (should never do that)

continue tidyup, comment removal/review.  use byte_reverse function

fix batch of syntax errors found by running mmu.py

begin tidyup, removing comments after line-by-line review, remove MMU1, self.

Merge branch 'master' of git.libre-soc.org:soc

mmu.py fix Cat() semantics fixes https://bugs.libre-soc.org/show_bug.cgi?id=450#c51

thanks to daveshah, added simulation of dram
https://github.com/litex-hub/linux-on-litex-vexriscv/issues/84

this allows to track down a bug in the DDR3 memory test which is also
occurring in the FPGA version

mmu.py fixes https://bugs.libre-soc.org/show_bug.cgi?id=450#c54

mmu.py fixes https://bugs.libre-soc.org/show_bug.cgi?id=450#c53

mmu.py fixes https://bugs.libre-soc.org/show_bug.cgi?id=450#c52

rather big change to interaction between regfile and compunits on read
regfiles are now sync-delayed by one clock from "ren".  this means that
a read-request has to be fired off then excluded from the PriorityPicker,
whilst waiting for the output to arrive on the next clock.  *then*
the "go read" signal can be fired, which gets the data (arriving 1 cycle
late from the regfile) "in sync" with its "go read"

clear compalu data latch always on issue

Demonstrates string traces

When declaring a Signal, you can pass a custom decoder that translates
the Signal logic level to a string. nMigen uses this internally to
display Enum traces, but it is available for general use.

Some applications are:
1) Display a string when a signal is at high level, otherwise show a
single horizontal line. Useful to draw attention to a time interval.
2) Display the stages of a unit test
3) Display arbitrary debug statements along the timeline.

Demonstrates adding extra debug signals traces to the dump file

At simulation time, you can declare a new signal, and use it inside
the test case, as any other signal. By including it in the "traces"
parameter of Simulator.write_vcd, it is included in the trace dump file.

Useful for adding "printf" style debugging for GTKWave.

Demonstrates creating stylish GTKWave "save" files from python

This is inspired on the use of the vcd.gtkw module in nMigen, used
internally to create "save" files of selected Signals, for
"Simulator.write_vcd".

However, the vcd.gtkw module exposes a great deal of extra possibilities,
like:

1) Individual trace colors.
For instance, use different color styles for input, output, debug and
internal traces.
2) Numeric bases besides the default hex.
3) Collapsible trace groups
Useful to hide and show, at once, groups of debug, internal and
sub-module traces.
Select the opening or closing brace, then use the T key.
4) Comments in the signal names pane
5) Change the displayed name of a trace
6) Sane default for initial zoom level
7) Place markers on interesting places
8) Put the generating file name as a comment in the file

remove latchregister, use sync to capture compunit results

ha! "state" (pc, msr) not properly passed to core

drop in insn_state synchronously in issuer, at same time as insn

submodule update

hrfid unit test sets up HSRR0 and HSRR1

bad hack to get HSRR0/1 to be "same" as SRR0/1

bug in isa parser not recognising MSR as declared variable

hack to get hrfid not to alter msr 51

stop trying to read swap files

sync on alu results in compalu

update submodule, add hrfid

update submodule, add hrfid

finally, fix decoder combinatorial loop

fix test_compunit.py after moving decoder rdflags function

add hrfid unit test

sync up the core decode-execute state,
fix bug when pulling reset

move instruction decoder out of core

move regspec / rdflag decoding functions out of PowerDecode2

sort out instruction stop/cancel when adding a new issuer FSM state

put multi-ports back (for read) on int and fast regfiles

reduce decoder pathways when exception occurs

divide shiftrot pipeline into 2 (simple last)

divide alu pipeline into 2 (simple last)

divide logical pipe into 2 (simple phase last)

running the simulator works!

add --cpu=libresoc to Makefile

fix dmi reg read

code-shuffle

remove use of latchregigister, replace with sync on rd.go_i

sync on pc writing when changed

dcache.py add initial imports

mem_types.py add more types from common.vhdl

move memory related types from mmu.py into new file mem_types.py as they
are used by icache and dcache as well

sync on reset in compalu

add forwarding-bus mode to Regfile Memory (and disable it)

sync on port interface address in ld/st compunit, and use sync on oper_i

another sync to cut latency

Initial commit of translation of microwatt dcache.vhdl into nmigen

remove latchregister, sync src oper_i into MultiCompUnit

minor tidyup on alu compunit:
* sync on oper_r because there is time to wait for src reads
* get immediates from op not oper_r
* use rising_edge rather than manual pulse creation

plenty of time to wait for operand, so use "sync" in MultiCompUnit

sigh.  convert Fast regfile to binary

sync on read of regfile ports

sigh.  convert INT regfile to binary addressing

create a RegFileMem class that uses Memory

add run_sim to Makefile

mmu.py add skeleton sim and test functions from regfile/regfile.py

Delete unnecessary mmu dir, move mmu.py out of mmu dir back to
experiment dir

Revert "Remove mmu dir and associated mmu/test/ dir" because I forgot to
add mmu.py to the commit, so it shows deleted instead of renamed/moved

This reverts commit e97b5223a871498a9dd434103b2ecd4a13c06440.

Remove mmu dir and associated mmu/test/ dir

Remove rst signals, fix len of hex Consts, fix variable assignment values that didn't match mmu.vhdl, fix all vhdl '&' to Cat()'s', fix formatting

Create dir experiment/mmu then mmu/test with skeleton test
infrastructure copied from fu/mul/test

mmu.py add RecordObject classes from common.vhdl input types https://bugs.libre-soc.org/show_bug.cgi?id=450#c31

mmu.py remove TODOs for vhdl (others => '0') as they are irrelevant in
nmigen

mmu.py fix or(block of logic) to be (block of logic).bool() https://bugs.libre-soc.org/show_bug.cgi?id=450#c31

mmu.py fix length of hex const https://bugs.libre-soc.org/show_bug.cgi?id=450#c31

mmu.py remove class AddrShifter

Fix typo in mmu.py

mmu.py fix formatting, use Cat() where '&' in mmu.vhdl

initial version of L0CacheBuffer2

sigh, remove yet another int regfile read port

massive reduction in gate count by using alternative read/write port mux
using Mux followed by or tree-reduce, the large number of read/write
port selection(s) creates a more efficient bus

reduce regfile port usage for INT and FAST

prepare write ports to be shared

move write regfile picker creation to new function

reduce regfile ports by creating separate STATE regfile

whoops fix change of variable (state) msr/pc

reducing regfile port usage by sharing read ports
gets gate count down considerably

WIP!!  Make MUL pipeline proof run again.

Removed existing set of tests, as they didn't seem to be relevant
(appeared to be copy-and-paste template code).  Next steps is to go
through main_stage.py and implement corresponding proofs.

Fix typo in mmu.py

Fix typo mmu.py

Global search and replace (^, |), fixes bug 450 comment 11, fix
formatting

fix bug 450 comments 8,9,10

Fix bug 450 comment 7

mmu.py add line I forgot to translate from mmu.vhdl

Merge branch 'master' of git.libre-soc.org:soc

mmu.vhdl translation to mmu.py 95 percent complete

stop combinatorial loop in pi2ls

write pulse in issuer

fix combinatorial loop in ldst compunit

use rising edge detection on st go_i/rel_o

add logical test issuer case