validate all registers to make sure no damage occurs in SVP64 ISACaller

add srcstep and correct PC-advancing during Sub-PC looping in ISACaller

comments

add in SVSTATE.srcstep update, loop from 0 to VL-1

allow PC to update by 8 in SVP64 mode

fix setting of SVSTATE.VL and MVL

add in SVSTATE to ISACaller, not used, just passed in

comments in TestIssuer for SVP64PrefixDecoder

add svp64 reg decode detection to ISACaller output

starting to add SVP64 register EXTRA-read and isvec to ISACaller

comment update

add missing newline at end of experiment/formal/.gitignore

fix erroneous removal of proof* from experiment/formal/.gitignore, now
proof*/**

add skeleton implementation of experiment/formal/proof_icache.py to
so I can solicit help

icache.py fix formatting

Modify experiment/formal/.gitignore because was preventing commiting
proof_icache.py

Fix whitespace

Extract the fetch FSM out from the main FSM

Allows future extension to prefixed instructions, as well as being an
opportunity for pipeline optimization.

At start, the fetch FSM waits for the PC to be stable. This
happens when there is no longer an instruction being executed.
When done, it hands over the instruction to the decoder.

fix hanging simulation

src/soc/fu/mmu/fsm.py: add debug outputs for gtkwave

update test_issuer_mmu_data_path.py to handle SPRs

pass SPR MicroOp to MMU function unit

nope - need it to be zero if not identified as svp64

actually no need to mux in the svp64_rm, just the id "is this svp64" is enough

add SVP64PowerDecoder, extracts svp64 remap if correctly identified

ISACaller, in svp64 mode, read the next 32 bits when SVP64 identified

extending the GTKWave document in test_issuer when microwatt_mmu = True

sort out SelectableInt bit-ordering for identifying SVP64 fields

construct the assembly-code prefix and base v3.0B in SVP64Asm class

Add GTKWave document to test_issuer

Fix loop test and enable it

Make the code correspond to the comments and vice-versa.
Due to the branching, this test is useful for ensuring correctness of the
interaction between instruction fetch and issue.

start an ISACaller SVP64 unit test

test SVP64 major opcode, start checking if it is EXT001 soon

adjusting ISACaller unit test to use ISACaller.setup_one()

fix ISACaller unit test

fix two syntax errors in src/soc/decoder/isa/caller.py

SVP64 Remap Fields structures for ISACaller

remove sv_rm from PowerDecoder register decoders

add SVSTATE SPR sub-field accessor class to ISACaller

move SVP64 Extra reg decoding into main PowerDecoder module

update submodule

move CR in/out SVP64 EXTRA decoders into PowerDecoder
this due to satellite SubsetPowerDecoders containing unnecessary SVP64decoders

add SVP64 CR out extending to 7-bit in PowerDecoder2

add SVP64 CR EXTRA field-extension, from 3-bit to 7-bit (plus isvec)
in PowerDecoder2

extend CR registers in Decode2ToExecute1Type to 7 bit

add SVP64CRExtra class to PowerDecoder2, turns 3-bit CR into 7-bit plus isvec

split out SVEXTRA field selection/decoding into separate class SVP64ExtraSpec
in PowerDecoder2

whoops update PowerDecoder2 svp64 comments, reg sizes (7 bit)

add SVP64 EXTRA decoding to RB, RC and RT (out) in PowerDecode2
DecodeOut2 will have to wait because it is more complex

add first SVP64 7-bit register context decoder to PowerDecoder2

add SVP64RM record to PowerDecoder2

increase register number sizes from 5 to 7

syntax corrections, also size of maxvl was wrong

add SVP64 RM (Remap) Record

adjust SVP64RM class to output more PowerDecoder-friendly csv augmentation
add SVEXTRA power_enum
extend PowerDecoder fields (sv in/out regs)

adjust how register copy/setup is done in PowerDecoder2

add SV etype/ptype to power decoder

whoops syntax error.  submodule update

start adding svp64 enums

use new svp64-augmented csv reader in PowerDecoder

whoops missed out "+" on explicit license listing

add SVSTATE to StateRegs
(also fix comments)

add SVState SPR Record, SVSTATERec

add svp64 CR field identification for EXTRA2/3 decoding

move svp64 reg-decode function to more appropriate location
use it in SVP64RM get_svp64_csv to decode EXTRA bit-field positions

provide "merger" of SVP64 RM info into v3.0B CSV files

use SPR constants

move SVP64RM CSV class to new module

whitespace and shortening of SPR MMU redirection in Power Decoder

also read LDST RM files

[Bug 580] update comment above changed block

[Bug 580] redirect MMU SPRs to the MMU

extra comments in svp64

changing svp64 asm syntax to use / instead of . as separators

move sanity-checks, add mode into svp64_rm

cleanup on aisle 3 - simplify sv_mode  svp64

check src/dest mask exist if zeroing, svp64

add predicate-result svp64 decoding

add svp64 saturation decoding

start decoding modes in svp64

and now for something completely different...

add elwidth encoding svp64, add more debug-print

add svp64 subvl encoding

add in svp64 predicate mask encoding

capture CR 3 and 5 bit sv encodings

start decoding EXTRA2/3

start decoding sv EXTRAs and identifying them

start to read RM CSV files

add beginnings of svp64 assembly translator

add example on how to access regs list for cmp

test_issuer_mmu_data_path.py: test both ld and st instructions

connect LDSTException to MMU and DCache

connect wishbone bus to test memory

uncomment #FIXME in unit_test

fu/mmu/fsm.py: connect valid and load signals

add test memory for simulation

cleanup test_issuer_mmu_data_path.py

clean up test case for tlbie and dcbz

move microwatt_mmu bool variable to pspec

add new unittest: test_issuer_mmu_data_path.py