whoops, overflow-decode (handle_overflow) needed to check e.oe.ok
*and* e.oe.oe to decide whether to set SO/OV/OV32

Add register assertions, fix broken tests

Update to latest wiki version

Restore test_sim.py, begin modifying it for testing against qemu

add CA/CA32 to write regs fields in parser

check that carry has already been done or not by the actual instruction

code-morph test_core for XER bit clarity

set only the SO bit as sticky, not the OV flags as sticky

copy 64-bit OV, try creating 32-bit OV32 in
simulator caller.py

clarify using microwatt calc_ov function.
found bug where part of the comparison was not using carry

added check which shows that OV32 in "adde." is not correct

found section in 3.0B PDF that refers to "Program Interrupts"

move datamerger proof into standard directory location (formal/),
update comments

copy MSR into SRR1 in trap function

Fix spelling

update trap with comments

update comments

Add TrapMainStage.trap() convenience function to set trap address and PC
to begin from on return

Assign the one-clock delay operation from ADD to SHR

This keeps the ADD delay as it was, originally.

assert XER SO/OV/CA registers, check these are ok (fail at the moment)

add debug print statements, re-enable all tests in simple core

resolved CR mfcr lookup bug (was in power_decoder. ??)
https://bugs.libre-soc.org/show_bug.cgi?id=363

Try responding with ready_i on the same cycle as valid_o

Assert valid_o one clock early, as alu_done is asserted

Make the test ALU conform to the valid/ready protocol

Adjust the test case accordingly.

Add back test cases to cookie-cut from for fu/trap/test/test_pipe_caller

add extra tests for mcrf: shows bug is not directly related to core.py

how odd.  just adding CA32 to self.namespace seems to work

add extra args to ISA in branch test_pipe_caller

add msr to ISA in test_core.py

wark-wark, do not & rs[0] into carry-out from rotator

ha! set XER CA/CA32 in simulator from output.value, not using eq

update rotator.py to match microwatt rotator.vhdl

add carry test to shift_rot test_pipe_caller: it fails just as with the compunit test

add extra args to ISA in test_pipe_caller.py

add make clean target to qemu_test Makefile

optionally writing out CA/CA32 to XER

add handling of CA/CA32 in simulator, generated from sraw/srad

add CA/CA32 to list of special regs

add missing arg to ISA in test_compunit

Revert "if referred to through GPR (GPR[RA]), add to read_regs in parser"

This reverts commit 18db92ba0f33dfcd036eeddbc42c54eb3cf06ce3.

Revert "remove fixedlogical.patch - added gprs to PowerParser p_atom_name"

This reverts commit f61f93dcd82ef64a82fae8e2ee94987ba9794ce8.

Revert "add gprs to PowerParser write_regs in p_atom_name"

This reverts commit 11134dd94c4a1d1c1cff15e75d12b50c19c80b36.

add extra missing args to ISA setup in alu test_pipe_caller

if referred to through GPR (GPR[RA]), add to read_regs in parser

add gprs to PowerParser write_regs in p_atom_name

add missing args to ISA

remove fixedlogical.patch - added gprs to PowerParser p_atom_name

docstring on caller.py inject() decorator

add TRAP function, stub

update submodule for sprset.mdwn

add MSR to simulator context

move MSR_PR checking to separate functiong

Fix missing 'comb +='

add python3 env-var if not set in Makefile

experimenting with setting up and testing memory

expand regwid to 64 in l0_cache test

work out how to initialise memory directly

initialise L0 Memory from simulator memory

wait a little for wr.rel to activate if wrmask is active

missing test.mem arg for ISA in test_core

allow Mem initialisation in ISACaller

shift-mask in Simulator Mem class not quite right

write-mask made from LD and Update mode (for data_o and addr_o output)

allow Mem in Simulator to be initialised

use name of unit to write simulator/vcd file

LDSTCompUnit test data structures linked up, starting debugging

allow CompLDSTOpSubset to be passed through to LDSTCompUnit

set up LDSTCompUnit using regspec

add extra bugreport link

whitespace

whitespace indentation

add special-case LDSTFunctionUnit

whoops dest%d_o not dest%d_i

add beginnings of LDST compunit test

whitespace

whitespace / code-munge

comments / whitespace

update stage docstring

code-munge

remove unneeded imports

noticed the regular pattern in all pipe_data.py (regspecs).
removed manual Input/Output Data, use regspecs to create it, in IntegerData

comment out CR assertion for now

Added skeleton fu/trap/test/test_pipe_caller using
fu/cr/test/test_pipe_caller as template

Add trap_input_data.py for fu/trap, cookie-cut from
fu/cr/cr_input_record with all 'CR' references changed to 'Trap'

fix proof_datamerger (see 216#c56)

update comments

add comments and start of elaborate

more comments

more comments

a_i not b_in

add comments

experimenting with CR, not quite right

Made small changes to fu/trap/main_stage to bring nmigen into line with
microwatt VHDL

implement init function of DualPortSplitter

uncomment rtlil.convert in test_l0_cache that causes runtime error

whoops returning cr2 for cr3 regspec map

name regfile ports by name not numerical position

whoops connecting up CR in wrong order.  fixing with list sort

fix syntax errors and use correct FastRegs (SRR0/1 not SRR1/2)