experiment morphing ALU to take subset of Decode2ToExecute1

fix 'Object is not an nMigen signal' error in test_sim.py

pass InternalOp through to CompUnit ALU

whoops realised src1/2 need to receive reg data, not reg #

use power decoder InternalOp

start using power decoder in 6600 comp units

convert power_decoder2 Data to Record-based

absolute imports

try making CR bitrange 32..63 not 0..31

note that CR must be offset by 32

submodule update

add "undefined" to namespace

CR test "working" (for a given value of "success")

add in special regs to be passed out of function (as return results)

attempting to add mtcrf test, requires bringing CR and other regs into ops

whoops off-by-one in slice ranges

update submodules

op_fields is passed over (and excludes register names)

add CR and add field-selectable versions of CR0-7

comment not to do bit-inversion here

add setitem/getitem to FieldSelectableInt, and mod operator

allow FieldSelectableInt to initialise from list or tuple

add FieldSelectableInt which allows re-targetting of fields

whew finally located opcodes for managing CRs

fix apt cache

update libreriscv submodule

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

add extra info on SPRs

update submodule

add list of SPRs needed

Merge branch 'fix-tests'

Convert instruction info from tuple to namedtuple

Add test for addpcis

Begin adding PC to caller.py

Fix broken tests from parser update

Auto insert instruction fields into the namespace

whoops swap regs and form

split regs by comma into list

whoops missing final newline, needed for parser to end

skip blank lines between cases

add annoying case-hack filter

add individual field-detection where field spec is "d0,d1,d2"

add apt-cache dir

fix apt cache

add pip and apt to gitlab cache

all tests pass!

add symbiyosys to ci

add git submodules to CI

add missing packages

almost all tests work

add .gitlab-ci.yml

use fields.txt as the local file name and add to gitignore

Revert "rename fields.text to use standard .txt file extension and add to gitignore"

server doesn't work with .txt files

This reverts commit 334c2ed237e3cb5fe66a782afaa2354d577841ba.

rename fields.text to use standard .txt file extension and add to gitignore

put regs through to ISACaller

update submodule

update submodule

got fed up of hard-coded names, allow pywriter.py to take arguments

add comment about form / op_fields

unpack tuple with new op_fields

add Form name parsing

Autogenerate all.py

Handle new changes in pseudocode parser

Handle opcodes returning EXTS() results

Fix bug 281

effort to get base class instructions automatically

Add in _reg and immediate support

Fix issue with memory load/store byte order

Fix not being able to use all instructions in ISA class

remove ISACaller as base class, do in soc.decoder.isa.ISA

get hex to recognise capitals

submodule update

add printout of instruction Form

drop instr info into uniquely-named dict

Revert "Implement bug 278, comment 1 - better version of EXTS"

This reverts commit b5e4e847c2841189386da3509949d9206de92f8b.

Implement bug 278, comment 1 - better version of EXTS

Move combination class out of __init__

add HEX to parser

fix repr (0x prefix) and add repr test for selectable int

Fix addi instruction, think a commit got lost

Add class for combining multiple instruction classes

update submodule

update submodule

add SPR rework from SPR(x) to SPR[x]

update submodule

construct switch/case/default from if/elif/elif/else

add start on switch/case/default in parser

submodule update

case and default do not need implicit colon

add switch case and default keywords

update submodule

fix issue with subscript uninitialised detection

allow [s] * 64 to be detected and turned into a repeat-list pattern

update submodule

test trap, shift and condition

add selectconcat test

update submodule

update submodule

quick test found missing bracket

add != operator