sort-of got layout positions ok

weird routing in top right corner, tracks go nowhere

segfault in katana routing

Attempt to auto-place ALU16.

Distinguish unset submodule placement.

Improve (hopefully) `Module` submodule facility.

Implement automatic AB.

set parameters using python style (and auto-detection)

reduce height of ALU16 slightly (to see if it is possible)

Rename the main method.

Recover from awkward merge.

Replace submodule functions with Module objects.

Replace submodule functions with Module objects.

Synchronize settings.

just a style thing

remove unused variable

remove manual add cell library

Update according to the latest check toolkit.

Do some cleanup.

Clarify unit conversion.

whitespace transform

Simplify pin creation.

Parameterize bit width.

reposition add and sub, and do place in the *middle* of alu16

add mksym.sh

Generalize layer creation/retrieval.

Return unused layers.

Fix import.

Delete stale code.

Fix style, imports, stale code.

Add experiment #7.

add ioring.py (forgot about)

whoops removed mksym.sh when shouldnt

interesting: using nsxlib in experiment/ never terminates

experiment2 experimentation...

remove mksym.sh from low-level

add cmos to mksym.sh, disable YOSYS_FLATTEN

Correct configuration for fpmul64.

add fpmul64.il test, to see how long it takes (10 minutes, 6000x6000)

managed to hack something together to get alu_hier sub-routed

add alu_hier place/route, partially works

add sub function (class-ish form)

successful ring created around add.ap

hmm still not adding traces

add VIA but metal not working yet

move add and sub, shrink alu_hier box

place and route alu_hier, not quite working yet

do sub layout as well

"UnManaged Configuration  [16843009] = [1+1+0+1,1+0]" error

try adding short track manually (doesnt work)

getting closer to connecting at edge

successful route but still 40L off the top

overlap error  in routing (two connections on same METAL2 layer)

more experimenting, got cell down to smallest size with "auto size detect

segfault in pyDoAlu16.py

experiment with subtractor

add first experimental hierarchical place/route

add experiment5

add clk and ck so that ck is recognised for routing

add make view

bit more experimenting making an ioring around an adder

make example as close to adder benchmark as possible

simplify experiment4 to an adder, similar to adder benchmark

add mksyms.sh

whoops yes use clocktree

add missing mksym.sh

continue experimentation

add sm3 to nets

correct nets for experiment2

track down module in which vdd / vss error exists (shift)

remove working code, shrink "fail" case

add test_partsig.py directly to experiment2

add ioring experiment

add sim just to see if anything happens

move Makefile3/4 to experiments3

move part_sig_add to its own directory

move alu_hier to own directory

change coriolis settings, logmode true

add extra gitignores

add path helpers sys libraries

add git ignore file

wrong script name

remove synthesise-yosys.mk use alliance one

add GND/PWR to see what happens in settings.py

reduce pmask to stop unconnected bits

use alternative experimental class TestAddMod2

fix mask width

add Makefile3

add second Makefile

move part_sig_add name

run alu_hier.py instead of alu.py (works)

remove clock

remove clock, use rename on clk in settings

 increase etesian, set clock to clk

use simpler alu rather than alu_hier

add clocks and reset and add alu.py as well

replace part_sig_add with simpler design

add alu_hier.py example

replace VLOG with ILANG

start running and debugging