too much debug info going past, so add the test registers to the
failed log message

missed import

calling the test dictionary from the constructor is effectively
what unittest does.  this results in multiple copies of the test
being called (once by the dictionary-loop, once by unittest infrastructure)

getting the name of the actual test is a good thing.  used inspect.stack()
to find the name of the calling test

whoops spelling

add the div pipe kind plus prog.assembly to the assert debug output

call test_write_ilang only once - ends up being called 9 times otherwise

fix how long div tests run, de-comment FSM and DivPipeCore

argh!  work-in-progress breaking / fixing how to do div unit tests

whoops must add DivTestCasesLong to get it to produce test_data

remove bad hack calling trunc_divs/trunc_mods
see https://bugs.libre-soc.org/show_bug.cgi?id=436

re-enable commented-out div unit tests

split out "all" div into separate unit test (takes a really long time)

reduce variable size, continuation not needed

comment about timeline does not exist

ah ha!  not using "with" was not calling the "close" function

read into a BytesIO to avoid "too many open files"
 see https://bugs.libre-soc.org/show_bug.cgi?id=438

whitespace / comments

restore modification to caller.py from reversion of div (use of pia
not properly documented)

Revert "working on div's test_pipe_caller"

This reverts commit 8bf37997d31250126a664aeb3bd67ac0cd72a70c.

the build / install dependencies have not been properly documented,
making it impossible for anyone to install this at the moment.

that in turn makes it impossible for anyone to run:

* the div test_pipe_caller unit test
* the test_issuer.py test
* the test_core.py test
* the compunit test_div_compunit.py test

the modifications to caller.py whilst correct are reverted as a
side-effect due to violation of the development guidelines on
"single purpose commit"

bug found in pseudocode reader when assembly code has zero args

submodule update
see https://bugs.libre-soc.org/show_bug.cgi?id=439

code review comments for trap and proof

made it clear what is meant by the slice numbering being inverted
see https://bugs.libre-soc.org/show_bug.cgi?id=325#c126

Refactorin of common code

Address code review comments

- Remove hypervisor-related checks and main logic.
- Use field() to work with subfields of arbitrary signals.
- Use FormXXX classes to access opcode subfields.

working on div's test_pipe_caller

add power-instruction-analyzer as a dependency

format

syntax error

support 32-bit mem width setting

try SDRAM SDR

allow imem to be 64/32 bit wide

begin core in running state

try different MEMTEST_xxx sizes with 64 bit bus width

Update libreriscv HDL_workflow/coriolis2

add all div* and mod* instructions to test_pipe_caller

working on fsm

Merge remote-tracking branch 'origin/master'

format code

re-add CRG (clock reset generator)

missing ports from issuer, when doing verilog

add clock domain using snippet taken from random file

cleanup in litex core.py

update comments

add dummy irq set/get

add boot-helper.S etc from microwatt litex core

set additional MSR bits according to v3.0B spec when trap occurs

use (new) MSRb and PIb which has auto-bigendian numbers

sigh, auto-create some little/big-endian classes for accessing MSR/PI fields

missed import of Builder, set cpu_type to "None" temporarily

begin converting litex sim to libre-soc

whoops forgot field accessor

do not use wildcard import

start from vexriscv sim.py from
https://github.com/enjoy-digital/litex_vexriscv_smp

correct syntax error

first version of litex core (to be submitted upstream once tested)

whoops typo, 63-start not 3-start (doh)

field number ordering wrong way round?
see https://bugs.libre-soc.org/show_bug.cgi?id=325#c107

syntax error

review trap main_stage.py modifications: we are not doing hypervisor
see https://bugs.libre-soc.org/show_bug.cgi?id=325#c104

comments, add page spec numbers for branch ops into proof

add comment headings with spec page numbers

comment on op.insn ordering

code-shuffle, add comments

add TT.size and use it in PowerDecoder and trap input record

inline comments in trap proof

note that traptype MUST increase in bitwidth corresponding to additions
to TT

fix branch main_stage proof, add ctr 32-bit, fix BCREG

rework branch proof to use br_input_record

update README for pipe_data.py

reduce number of FastRegs read ports

comments on what goes into CommonPipeSpec

Complete FV properties for OP_TRAP instructions.

PEP8 compliance

working on FSMDivCoreStage

fix test_div_state_fsm

Completed SC FV properties

Refine properties to comply with spec

Fix where msr_i gets its value from

Merge in recent updates to TRAP FV properties.

convert branch pipeline to use msr/cia as immediates

put set_msr and set_cia back in for now

interesting bug in test_compunit.py when there are no operands
rdmask, if left set, interferes with the next instruction, but
only when there are no operands

testing if MultiCompUnit can handle no input regs (it can)

disable cxxsim for now

move cia and msr to trap input record

set ISACaller.msr rather than namespace[MSR]

when running an exception (trap) after "reset" must copy msr/cia state

spurious imports of FHDLTestCase, should be from nmutil

whitespace

add PC (CIA) to PowerDecode2 "state" for passing into input records
see https://bugs.libre-soc.org/show_bug.cgi?id=435

add msr exception bits setting function in hardware
and do same thing in ISACaller trap

make cxxsim optional and print warning

corrections to trap proof see
https://bugs.libre-soc.org/show_bug.cgi?id=421#c17 and
https://bugs.libre-soc.org/show_bug.cgi?id=421#c18

use alias for msr_i in trap proof

correct trap spec page interrupt ref

Rework SC properties to conform to style

Formal properties for RFID.

Document the move of sdir from data_i to op.

Also, give op.sdir a name based on "op", to distinguish it
from internal signals.

Remove extra yield from test case.

Seems pysim is correct, after all. There seems to be some
strange interaction between cxxrtl and python.