Changing the register mstatus is read into (#152)

The mstatus reading overwrites the expected user mode cause value.

Revert "Fix to solve the failing tests shamt, csr and scall (#151)"

This reverts commit 31a91823b7c7becacd06c9c32e44180eea5e4fe7.

These changes should be made to the test environment, not the tests
themselves.

Fix to solve the failing tests shamt, csr and scall (#151)

* making mtvec_handler global

* Adding the pmp configuration inst

The PMP config instructions are added as the test jumps to user mode

* Adding pmp config inst

Adding pmp config instructions as the test jumps to user mode

* changing to PMP macros

* changing to PMP Macros

* moving the #endif after pmp initialization

* Removing the unwanted label

making mtvec_handler global (#150)

Add jump/hbreak test.

Check that SC yields the load reservation

https://github.com/riscv/riscv-isa-manual/commit/03a5e722fc0fe7b94dd0a49f550ff7b41a63f612

rwatch/watch on explicit address

Newer gdb requires more debug info in order to "watch data" in this
test. I'm not sure how to make that debug info happen, so instead we
tell it the address to use.

Add reproduce line to the end of debug test logs

Merge pull request #141 from riscv/mrhstest

Fix MulticoreRunHaltStepiTest

Fix MulticoreRunHaltStepiTest

The test actually wasn't checking interrupt counts at all. Fixing it
required some other changes:
Make sure all harts get to run
Add some retries, since on a loaded machine against spike both harts
might not get to run, even if you give spike a generous amount of time
to do so.

Merge pull request #139 from riscv/debug-tests-more-single

Mark more Debug tests as "Single Hart"

Merge remote-tracking branch 'origin/downloadtest' into debug-tests-more-single

Make DownloadTest properly park other harts.

debug: remove some unintentionally added newlines

debug: Fixing the non-RTOS behavior for DownloadTest

debug: mark more tests as single-hart tests

debug: output some more useful info into the post-mortem data

[rv64ua/lrsc] Initialize memory read out. (#135)

* [rv64ua/lrsc] Initialize memory read out.

Even though the load contents are discarded, this un-initialized memory value
can lead to a divergence for co-simulation between two different RISC-V designs.

* [rv64ua/lrsc] Use .skip instead of .align.

Fix formatting to make pylint happy.

Merge pull request #132 from riscv/debug-clear-satp

debug: need to clear satp before changing priv

debug: need to clear satp before changing priv

ISA Manual does not require this register to be reset, and attempting to execute code with VM on when VM hasn't been set up is going to just lead to sadness.

Merge pull request #125 from riscv/debug-delete-sim

Delete E300Sim.py

Merge pull request #130 from riscv/trap_entry_align-1

debug: add missing align directive on trap_entry

debug: add missing align directive on trap_entry

Fix race when making logs directory

Delete E300Sim.py

This file is wrong (the .cfg file isn't right) and not used by anything.

Merge pull request #123 from riscv/gdb_timeout

Compute gdb command timeout based on ops estimate

Compute gdb command timeout based on ops estimate

The caller of gdb.command() should estimate how much work gdb needs to
do, and testlib then scales this up proportional to the general gdb
timeout we configured. This hopefully allows us to configure a tighter
timeout, so we don't have to have a multi-hour timeout just for
something that takes long like `load` on a really slow simulator.

Hopefully this addresses #122.

Fix #120: Instructions 'sll' are replaced with 'slli' in rv64ui/slli.S (#121)

Use `gdb_report_register_access_error enable`

Test debug authentication.

Also halt instead of reset spike targets, which tests a more complicated
code path.

Print log filename at the end of the log.

This makes it much easier to look at a log if you see a failure
scrolling by on your terminal.

Make misa.C test conform to Hauser proposal

See https://github.com/riscv/riscv-isa-manual/commit/0472bcdd166f45712492829a250e228bb45fa5e7

Merge pull request #119 from rishikhan/master

Update Makefile to allow for RISCV_PREFIX to be set by the configure

Update Makefile to allow for RISCV_PREFIX to be set by the configure --target

Test debugging with/without a program buffer

Ensure an error when reading a non-existent CSR.

Add test for clearing misa.C while PC is misaligned (#117)

See https://github.com/riscv/riscv-isa-manual/pull/139

Test resuming from a trigger.

Link scripts shouldn't be executable.

Deal with gdb reporting pmpcfg0 not existing.

It's an optional register.

Add test for multicore failure

Specifically, make sure that after resuming all cores, and halting core
0, that OpenOCD's poll() doesn't mess up the currently selected hart to
the point where memory accesses intended for core 0 go to core 1.

Test access exception behavior for illegal addresses (#111)

OK'd by @palmer-dabbelt

Test FPRs that aren't XLEN in size.

Cover all combinations of 32,64 bit XLEN with F and FD extensions.

Finishes Issue https://github.com/riscv/riscv-openocd/issues/110

Add all-tests target.

I hope to use this in riscv-tools' regression.sh.

Merge pull request #110 from riscv/bump_env

tests: bump env to pick up new names for CSRs

tests: bump env to pick up new names for CSRs

Remove `set arch riscv:rv%d`

gdb gets target XLEN from register width now, so this is taken care of
automatically.

Verify that F18 does not exist on FPU-less targets

Display env variables used when invoking OpenOCD

This makes it a little easier to just cut and paste from the log when
reproducing a failure. (The port number still needs changing though.)

Ensure there are no unnamed registers.

Merge pull request #109 from riscv/vcssim

Clean up VcsSim init()

Clean up VcsSim init()

Use a unique log file, so you can run multiple instances at once.
Add time out to waiting for the simulator to be ready.

Rename sbadaddr to satp

Rv32ud tests (#108)

* Probably implemented the changes required to support fadd test for rv32ud

* Created test files in rv32ud, implemented working(?) test for ldst

* fclass, fcvt_w, fmin and recoding seem to be working now

* Got fdiv (and sqrt) tests working

* fmadd tests seem to work

* fcmp works

* [WIP] fcvt working, but lacks a 32-bit implementation of the final test

* Renamed macro TEST_LDST_D32 to TEST_CASE_D32 to indicate that it can be used for more than just LDST

* Added Makefrag for rv32ud tests and included in main isa Makefile

* Don't run 64-bit tests if the defined XLEN is 32

Check sepc for rv64si/scall test. (#107)

Closes #105.

Check mtval in rv64mi-p-illegal (#104)

Closes #103

Ensure log file is fully written before reading it

Fixes --print-failures sometimes not actually printing out details about
failures.

Make pylint happy.

Merge pull request #102 from riscv/xlen_fix

debug: Fix the XLEN command line check

debug: Fix the XLEN command line check

Debug: Use the --32 and --64 command line arguments (#97)

* Debug: Actually use the --32 and --64 command line arguments

* debug: make XLEN mismatch message clearer

Disable PMP for PrivRw test.

Clarify PrivTest detail.

Make sure that code is 4-byte aligned before disabling rvc (#100)

Make rv64mi-p-ecall work when U-mode is not present

Use mstatus.MPP to check existence of U-mode

misa is allowed to be hardwired to 0, so checking its U bit could
incorrectly suggest that U-mode is not supported.

Add --print-log-names to print temp log names ASAP

When not passed, they are no longer printed out.

Ensure gdb connection failures end up in main log.

debug: Need to apply remotetimeout before connecting to remote target (#94)

* debug: Need to apply remotetimeout before connecting to remote target

* debug: whitespace cleanup

SBREAK test now checks EPC value. (#92)

Closes #89

Make pylint 1.6.5 happy.

Test register aliases in the simple register tests

Fix MulticoreRegTest.

This test would fail intermittently if gdb on the first hart managed to
set a breakpoint, resume, halt, and clear the breakpoint before the
second hart got a chance to resume.

Merge pull request #90 from richardxia/comment-out-multicore-reg-test

Temporarily comment out MulticoreRegTest due to flakiness.

Temporarily comment out MulticoreRegTest due to flakiness.

Remove cache miss test from last AMO test. (#88)

Follow-up to b68b39031a730ecc155ed87fba2ed5f111d0ab07.

The 64KiB allocated by the code to force a cache miss makes it impossible to run
the test from any memories that are smaller 64KiB, such as scratchpad memories
or LIMs. Since this is trying to test microarchitectural behavior, they don't
belong in these ISA tests anyway.

Declare trap handlers as global symbols. (#87)

This allows them to be referenced by other files, such as a test environment
that lives in a separate compilation unit.

Verify that mtval/stval is written correctly on misaligned fetch

Fix rv64mi-csr for the case where U-mode is not available. (#86)

Increase dual-core RV64 timeouts.

I need this for CompareSections to pass when I instrument spike to be
really slow.

Get helpful gdb output in MemTestBlock.

Pay attention to server_timeout_sec

Fixes #83.

Resurrect priv tests.

Merge pull request #79 from riscv/multigdb

Multigdb support

Make ExamineTarget multi-core aware.

Now on multi-core targets it only runs once, wasting less time.

Fix tests to work in multi-gdb mode.

The Gdb class now can handle connecting to more than one gdb. It
enumerates the harts across all connections, and when asked to select a
hart, it transparently sends future gdb commands to the correct
instance.

Multicore tests still have to be aware of some differences. The main one
is that when executing 'c' in RTOS mode, all harts resume, while in
multi-gdb mode only the current one resumes. Additionally, gdb doesn't
set breakpoints until 'c' is issued, so the hart where breakpoints are
set needs to be resumed before other harts might see them.

Remove unused function.

Add coverage for single-core non-rtos OpenOCD.

Allow multiple reset vectors.

Some boards have jumpers that control the reset vector, and forcing them
one way or another is more annoying than dealing with it in software.

Link against libm for fma()

Merge pull request #76 from riscv/multicore

Add interrupts to MulticoreRunHaltStepiTest.

Forgot to commit this earlier.

Fixes #77.

Add interrupts to MulticoreRunHaltStepiTest.

Just to hammer on anything at once, and hopefully catch weird
interactions if they exist.

Don't read entire log into RAM just to print it.

misa is stored in the hart now, not the target

When spike fails to launch, display its output.

Test debugging code with interrupts.

Call postMortem() when a test fails.

Clarify timeout units.