make tag_valid and active_bit local

disable write by default

move setting up of tag into MemorySet

add TODO comment, bug #71, replace PLRU with LFSR

data_i needs to be data_size not input_size

hmmm.... AddressEncoder needs to be of width way_count

move tag/vector decoding into MemorySet

data_size+tag_size = input_size, use it

whoops, plru_array wasnt an array

tidyup hit/multiple, move to main block

tidy up comments

small reorg, split memory into separate module with its own read/write ports

same trick with encoder, remove switch, use encoder.o

replace switch statement with straight index to array

Add ubit test for set associative

Use singal passed into plru rather than relying on internal signal

Change plru to be combinational

Add output signal to PLRU

SAC seems to be working properly. Problems with PLRU are now the issue

Remove LRU bits from memory

Compilation success. Time for unit tests!

Tryto make the cache compile. Not yet

Add plru into set associative cache

Add external access to table size to plru

Make plru tree accessible from outside module for cache

add in tlb_entries and asid_width parameters to constructors

whoops, PTE bits wrong way round, make LSB to MSB

correct mmu.py syntax errors, output ilang as a test

comment where PermissionValidator needed

begin experimental ariane mmu.sv conversion

begin experimental ariane mmu.sv conversion

begin experimental ariane mmu.sv conversion

begin experimental ariane mmu.sv conversion

add exception causes from ariane

Tear out PLRU, TLBContent, TLBEntry into separate files

Add tlb_content with TLBContent and TLBEntry classes

Add PLRU file from tlb.py

found linux kernel source references

change indentation (combine some if/elifs)

go back in vim undo history, recover itlb experimentation

experimenting with PTW

update comments

random experiments with ptw.py

use of plru starts to make sense, must set vpn == vaddr_i>>12

add in name into plru to help debugging

add in name into plru to help debugging

continuing experimentation with PLRU

add arbitrary random experimentation values for TLB and PTW unit tests

tidyup

move states to functions

move idle state to separate function

fix sync bug with tag_valid, simplify logic

cleanup using temporaries

simplify logic

debug ptw.py

debug ptw.py

add comment

move comments

use Cat on list, makes graphviz clearer

unsigned const

tidyup comments

content must be comb not sync

comment spelling

clarify output, use Cat on list

rename _i and _o, for clarity: replace_en comb not sync

redundant argument lu_hit

split out into modules

split into separate module instead of array

update comment block

update comment block

create flatten and use in eq

temporary signals, efforts to simplify graph

add in temporaries, get graphviz down in size

work towards getting PTW translation working

correct python syntax errors

update comments

experimental conversion of ariane TLB to nmigen, see what it looks like

tidyup

remove _n and _q

experimental conversion of ptw.sv

experimental conversion of ptw.sv

experimental conversion of ptw.sv

experimental conversion of ptw.sv

experimental conversion of ptw.sv

experimental conversion of ptw.sv

experimental conversion of ptw.sv

add conversion of ptw.sv from ariane, to see what it looks like

check_tags is a member of the class

set is a python keyword, renamed to "cset" - short for "cache set"

Add a comment

Add LRU logic for read portion. Still missing write. Soon.

Update comments for consitency

remove twin negatives in comment

use constants with semi-useful names

add comment about L1_size being overridden

minor code-shuffle on TLB, added nmigen-main caller

add ports function to Cam.py for convenience

Add SetAssociativeCache source with read logic

Move read L1 block into the correct location.

Correct failing test.