add MSR PR read in RADIXMMU ISACaller

re-add auto-generated file simplev.py to gitignore
https://git.libre-soc.org/?p=soc.git;a=commitdiff;h=d3767842a2f8f66f9e3de882a36592bfa3d344b8;hp=3f8a17ca49a1cc9636b85b41b84a0a88476cbdf8

re-add nmigen-type-annotations with libre-soc url

experiment in radixmmu with returning addr_next (and some error messages)

add sv_out2 to PowerDecode and PowerDecoder2
used for 2nd write (currently LD/ST update only)

cross-reference to bug #619

add auto-generation of out2 column in SVP64RM
needed for PowerDecoder2 as well as microwatt svp64 vhdl generation

remove nmigen-type-annotations temporarily

remove nmigen-type-annotations temporarily

add option to move RS in CSV file reading, for compatibility with microwatt
decode1.vhdl;

correct comments

re-enable SVP64 ISACaller predicate tests

add ascii graphic for extsw svp64 operation

add more explanatory comments

add twin-predicated extsw SVP64 ISACaller unit test

add SVP64 dststep incrementing in PowerDecoder2, Testissuer and ISACaller

add CR-based predication to ISACaller

cleanup raduxmmu._walk_tree

create iterative mmu lookup loop

add SVP64 INT-style predication to ISACaller

add predication SVP64 unit test

add predication read ports (CR and INT)

whoops shift has to be done at same bitwidth

split out new_lookup function

link up SVP64 RM Mode decoding into PowerDecoder2

add priv and mode to RADIXMMU

add instr_fetch mode to ISACaller Mem and RADIXMMU

whitespace

add in SVP64 RM Mode decoder

radixmmu: detect badtree

add valid, leaf to loop

Use symbolic values for subfields and bits

Add subfield and bit definitions for the SVP64 RM mode field

Define and initialise the mode variable, to be used later on

Rename class so it does not clash with the enum

Fix import

add rpte bitfields valid and leaf

remove "sv." and replace with "sv" in all SVP64Asm

remove "sv." and replace with "sv" in all SVP64Asm

Activate the VL==0 loop with any SVP64 prefix whatsoever

Besides agreeing with documentation, this will ease doing the VL==0
loop entirely on the Fetch FSM, since no opcode decoding is needed.

add setvl unit test assertions, add 2nd test

get first revision setvl operational in ISACaller

add setvl-to-long converter in SVP64Asm (sigh)

add setvl unit test

update submodule to include simplev setvl

include SVSTATE in namespace, passing to ISACaller

update submodule

add setvl to decoder

autoformat code

add OP_SETVL to MicrOp in power_enums.py

add ability to set and distinguish RT=0 (RT_OR_ZERO) to OutSel enum

use PowerDecoder2.loop_continue instead of no_out_vec

remove old code

remove old code

remove old code

add more sophisticated checking of whether SVP64 loop should continue
PowerDecoder2

**FOR NOW** LD/ST relies on detection of twin-predication to determine
if it should continue looping.
this needs double-checking

decoding of svp64 reg by name has to occur after immediate is extracted
otherwise tries to identify D(RA) as a GPR which of course fails

add forgotten PO (primary opcode) field to DecodeFields

Bring a few test cases from test_caller_64.py

1) Test early out when destination is not a vector
2) Do not increment source register number for scalar operand

Test case for two successive SV instructions

This checks that SRCSTEP is reset properly between instructions.

add link of RA_OR_ZERO SVP64 detection

add detection of whether *full* 7-bit of RA is zero/non-zero
this because RA_OR_ZERO in PowerDecoder2 needs to test if the full
SVP64-extended register is zero

add in SVP64 LD/ST basic test for ISACaller

whoops sort out when svstate not active in ISACaller

whoops PIDR is defined as 32-bits in SPRs.csv (and spec)

add understanding of LDST immediates to SVP64ASM

fix runtime error

radix: reading first page table entry

add walk_tree arguments it needs
see https://bugs.libre-soc.org/show_bug.cgi?id=604#c13

fix address must convert to SelectableInt

call decode_ptre on address to obtain shift, mbits, and pgbase

whitespace

RADIX: call self._walk_tree in ld and st

debug radix mmu ISACaller

comment out broken spr code

_walk_tree: access sprs

create first check_perms RADIX ISACaller function

move Mem class out of ISACaller

cleanup imports

move ISACaller RADIX MMU class to separate module

add pgtable and pte calculation to RADIX ISACaller

Enable VL==0 vector instruction skip test case

Add some extra debug traces to the GTKWave document

Create a new signal for the Simulator to wait on

We wait on "core busy" before simulating an instruction. Trouble is, on a
VL==0 loop, there is no issue, so busy is never toggled. As a solution,
export a new insn_done signal with is pulsed either at end of Execute, or
when going back to Fetch due to skipping a vector instruction.

start adding _get_prtable_addr

actually make it possible to disable svp64 on commandline of test_issuer.py

add option in TestRunner to disable svp64 via commandline test_runner.py nosvp64
currently does nothing

add option to cut out SVP64 from PowerDecoder2

correct comments in sv.add rc=1

Remove the unused internal insn_done signal

This was used previously to enable writing to the PC register, but it's
done now within a state transition.

Fix argument order to match function declaration

No harm was done, since the second inversion undid the first.
Just the VCD traces were switched.

Fix missing NIA update on ISACaller

The effect of this bug was mostly hidden because NIA is later updated at
the end of the SV Loop, in call(). However, in a VL==0 loop, the effect
is apparent, as PC is incremented by 4 instead of 8.

whoops should be "make gitupdate"

RADIX: read SPRs

RADIX: implement memassign and call

add SVSTATE read to DMI interface

Merge WAIT_RESET into INSN_FETCH on the Issue FSM

In a VL==0 loop, while we are skipping vector instructions, there needs to
be a way to stop the core. Unfortunately, this means duplicating the
corresponding code at instruction end, since there is no state in common
on either loop (the VL==0 instruction skip loop and the VL>1 vector loop).

This does makes it a little non-deterministic.

Normally, we would stop the core at instruction end, but could instead end
up stopping at instruction start. For this to happen, you need to stop the
core at the right moment, just after the instruction ended and before
the next instruction begins.

A way to avoid this, if necessary, would be to create a duplicate of the
INSN_FETCH state, that doesn't wait on "core stop" release.

Since we are now waiting on "core stop" release at instruction start
anyway, there is no need for the special WAIT_RESET state anymore.

move DMI stuff to separate function in issuer.py

update comments in issuer.py