bit of a hack to get test_mmu_dcache_pi.py operational.
if missing data from the mem dictionary in wb_get, return zero

whitespace

no need for sel0

pass through MSR.PR through PortInterface, into LoadStore1

connect MSR.PR to PortInterface in LDSTCompUnit

add msr_pr bit in PortInterface

add MSR to LD/ST Input Record

comment tidyup

must also pass through instruction fault exception in LoadStore1

whoops names changed in MMU FSM

tidyup comments and remove LoadStore COMPLETE state

cleanup on exception setting

rename LoadStore1 data structures back to microwatt names

add block for MMU activation to LoadStore1

move LoadStore1 d_validblip setting, and get MMU_LOOKUP to re-run
the dcache request after the MMU_LOOKUP succeeds

whoops, indentation issue on m.If/m.Else in dcache.py

style-wise: use ~self.instr_fault not self.instr_fault==0

LoadStore1: add rules for MMU_LOOKUP

add links to set associative image, and bugreport

add comments on translation of MMU_LOOKUP

install MMU_LOOKUP vhdl to be translated to nmigen

move (unused) ACK_WAIT code into FSM
remove another (unneeded) state, FINISH_LFS
sort-of got ACK_WAIT to flip over to IDLE but done has to be
asserted for longer than necessary. needs investigating

add comments in LoadStore1

remove invalid setting of d_in.valid from self.mmureq

no SECOND_REQ

remove SECOND_REQ

src/soc/fu/ldst/loadstore.py drive output d_in.valid

move skeleton to elaborate

src/soc/fu/ldst/loadstore.py: add skeleton for fsm

add comment about LD/ST exception needs copying into PowerDecoder2

run LD/ST Exception test case for MMU

add MMU bugtracker link

git submodule update

update code-comments

add in alignment exception capture/reporting in LoadStore1

preference is to create a temp variable for comb and sync and use that

add misalign flag to PortInterfaceBase
allows first exception to be generated

LoadStore1 tidyup

transferring more over to LoadStore FSM

start putting state info into LoadStore1, slowly putting loadstore1.vhdl
FSM into LoadStore1

add LoadStore State enum

add bugreport link to mmu

fix 'sync' referenced before assignment in src/soc/fu/mmu/fsm.py

start setting DSISR bits but commented out

update comments and docstrings

whoops, import error

move LoadStore1 class to soc.fu.ldst.loadstore

whoops was still copying output over in CommonOutputStage
for SVP64 pred-zero-dest

how we managed to get this far without noticing that test_runner.py is
not using "with self.subTest" is anyones guess

move dsisr and dar into LoadStore1

move zero-dest-pred in Common Output Stage to not copy target.
this then allows CR0 to set a "zero" bit

whoops setup of core.sv_pred_sm/dm not indented and under "if svp64_en"

whoops disabled tests agaaaaain

pass relevant predicate mask bits through to Decoders (PowerDecoderSubset)
at the right time

add in predicate mask bit detection when zeroing is enabled

pass SVP64 ReMap field through to core and then on to FU decoders

moved exts* SVP64 unit tests to a different location

.gitlab-ci.yml: Increase the build timeout

The job takes longer than an hour on gitlab.com, so let's set the
timeout to two hours, to be sure that there's enough time.

On other GitLab-CI runners, it will be faster, but it's good to be able
to run the tests on gitlab.com too.

argh someobe falsely stated in the README that LibreSOC is an "open"
project.

if zeroing is set, put zero into input or output as requested

fix bug in mmu/fsm.py

simplify README.md so that it gets submitted to pypi

mark long description type as markdown

update NEWS.txt

add libresoc-openpower-isa to setup.py dependencies

put sv_input_record_layout onto CompOpSubsetBase after all

whoops wrong signal name, set exc_happened

add SVP64 RM fields to ALU input record

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

implement MFSPR the same way as fu/spr/main_stage.py

remove minerva debug unit (not needed)

minerva tests: Don't import soc.minerva.csr

Fixes: 4af6717b ("remove unneeded minerva code")

.gitlab-ci.yml: Silence pywriter harder

"make -j$(nproc) pywriter" and "pywriter" fill the log with over 20000
lines like this:

> /builds/neuschaefer/soc/openpower-isa/src/openpower/decoder/power_decoder.py:420: UnusedElaboratable: <openpower.decoder.power_decoder.PowerDecoder object at 0x7f4bf8ae8e48> created but never used
>   row_subset=self.row_subsetfn)
> UnusedElaboratable: Enable tracemalloc to get the object allocation traceback

Ideally, the relevant code should be fixed to avoid this warning, but for now,
I'm silencing it, so I can fit more relevant output into GitLab-CI's 4 MiB limit.

.gitlab-ci.yml: Trim log output

GitLab-CI limits log output to 4 MiB, which the build job currently
exceeds. Trim the output of some of the earlier steps, to make it
possible to figure out what went wrong in the later steps.

.gitlab-ci.yml: Fix invocation of pywriter

See ffb6288f ("svanalysis and pywriter now command-line scripts").

.gitlab-ci.yml: Clone and build power-instruction-analyzer

.gitlab-ci.yml: Clone and build c4m-jtag

.gitlab-ci.yml: Clone and build openpower-isa

.gitlab-ci.yml: Install Rust and cargo

Unfortunately, Rust 1.41 (as available in Debian 10) is too old for
object v0.23.0, a dependency of maturin:

error[E0658]: subslice patterns are unstable
   --> /root/.cargo/registry/src/github.com-1ecc6299db9ec823/object-0.23.0/src/read/mod.rs:162:41
    |
162 |             [0x7f, b'E', b'L', b'F', 1, ..] => FileKind::Elf32,
    |                                         ^^
    |
    = note: for more information, see https://github.com/rust-lang/rust/issues/62254

... so we have to resort to rustup.

.gitlab-ci.yml: Remove tags from nmigen-soc repo

In nmigen-soc, setuptools complains:

  pkg_resources.extern.packaging.version.InvalidVersion: Invalid version: '24jan2021_ls180'

This commit is partially inspired by: https://git.libre-soc.org/?p=dev-env-setup.git;a=commitdiff;h=6b79a0fea2052a8b35a4f130a64c119983d40f3c

.gitlab-ci.yml: Rewrite git://git.libre-riscv.org URLs to https://git.libre-soc.org/

git.libre-soc.org supports git over HTTPS, so let's use it.

whoops disabled some test_issuer group tests

add SVSTATE (SVSRR0) to TRAP pipeline
involves adding svstate to TrapOutputData regspec, and a corresponding
write port to StateRegs, and adding svstate to CompTrapOpSubset

upate dsisr and dar using sync

adding fast3 SPR to Trap pipeline and unit test

new fast3 needs to be remapped to fast1 port in "reduced ports" case in core

missed that soc.regfile.util has moved to openpower.util

add SVSRR0 to FastRegsEnum

add TODO comments and cross-reference to bug
https://bugs.libre-soc.org/show_bug.cgi?id=636
TestIssuer EXECUTE_WAIT FSM needs to note that an exception has happened
and *re-execute* the instruction

note a way to see if an exception happened, in TestIssuer

add printout showing exception output from FUs

remove symlink

add links in README

more rename of exception_o to exc_o, add convenience function in TestCore
to get at all exceptions

wire in exc_o.happened into write-cancellation of LDSTCompUnit

comments, and change name of LDSTCompUnit exception_o to exc_o

remove exception from data on FUBaseData, explicitly eq() it

code-comments for LDSTCompUnit

add LDSTException class to LDSTOutputData

add option to add exception type to FUBaseData (pipe_data)