add black-box attribute to 4k SRAM cell

Fix more MSB0 issues in comments

Replace more hardcoded constants with symbolic field numbers

increment CRs based on srcstep, see what happens

add litex wishbone interconnect to 4x 4k SRAMs
also had to add one more of the massive DFF 512 byte SRAMs in order to cover
all the exception areas (0x900) without going into 4k SRAM area,
which litex demands to be on an aligned boundary

add QTY 4of 4k SRAMs SPBlock512W64B8W to TestIssuer if enabled

add option for QTY 4x 4k SRAM blocks (not added yet) to issuer_verilog

add Wishbone-wrapped SPBlock_512W64B8W

whoops set ROM to none by mistake

whoops spelling error

add (unused) code for writing out SVSTATE in TestIssuer

correct arguments, set microwatt_mmu=True, pass in ROM correctly

minor whitespace cleanup

remove massive code-duplication, move simple "self.rom" to test_runner.py
the fu rom mmu unit test does seem to still work

mmu testcase: set MMU SPRs

add rom debugger

add mmu rom testcase

mmu: remove TestMemory

declare blank classes SPEC and EXTRA2 to add MSB-to-LSB conversion

Use subfield bit selection to extract the RM SVP64 subfield

Replace MSB-i by symbolic subfield indices and selectors

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

add wishbone signals to gtkwave output

Add the SVSTATE traces to GTKWave to allow debugging the SV loop

Initialize the core SVSTATE from the corresponding test case

Handle the case of initialization by integer, which is the default for all
test_issuer.py cases.

Revert "Setup SVSTATE, from the test settings, at the start"

This reverts commit 2bf9a3753b60fa1591b893bfb61de39c210a7d67.

Fix a breakage in test_issuer.py, while a proper solution is found.

Add a function to select bits from a signal into a subfield

fix reg read/write in ISACaller, PowerDecoder2 handles is_vec now

Add a case for checking the EXTRA field and register augmenting

By carefully choosing unique v3.0b register numbers and Extra field
patterns, any mistake in encoding and decoding will likely be caught.

Add traces to debug SVP64 prefix decoding issues

Setup SVSTATE, from the test settings, at the start

Fix MSB0 issues for SVP64

Main changes are:
1) Convert indices from MSB0 to LSB0 when extracting fields
2) Convert indices from LSB0 to MSB0 when inserting fields
3) Reorder nMigen Records to start from the LSB

This was verified by inspecting the GTKWave output for
test_issuer_svp64.py, checking the instruction memory against a manually
assembled instruction, and checking that the decoded fields correspond to
the original instruction.

mmureq handling

dcache error handling

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

ordering wrong on svstate in ISACaller

adapt botchify so it can be used for 31- or 15- etc. etc.

add indicator to PowerDecoder2 when no outputs are Vectorised

remove file experiment/formal/proof_icache.py as it was reviewed and
determined to be not necessary at this point, if ever due to the
complexity of the icache, dcache, and mmu modules

test case for MMU SPRs: PID and PRTBL

Simplify obtaining the PC from the register file

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

Show traces for the register numbers of the current instruction

Will make it easier to follow the vector loop, when it begins to increment
them.

Fix width of the "extra" input on the Extra decoder

The Extra field is nine bits long.

Fix conversion to MSB0

Correct formula is 31 - x.

Remove obsolete comment

Forgot to remove the TODO item when I implemented it.

add comments to TestIssuer

add srcstep onto Vectorised GPRs in PowerDecoder2

add TestRunner comments

add Regfiles comments

add SVSTATE reading to TestIssuer

add SVSTATE to CoreState

add extra FSM explanatory comments to TestIssuer

use function for getting instruction from 32/64 bit fetch

Fetch and decode the SVP64 prefix

After fetching the word at the PC, send it combinatorially to the SVP64
decoder. Pass the decoded prefix (if any) to PowerDecoder2. If it's not a
prefix, hand over the instruction to the decoder. Otherwise, initiate a
read from the next memory location. Adjust the next instruction address
accordingly.

OP_TLBIE must in be instr_is_priv

keep commits to under 80 chars

Check the PC value at the end of each instruction

Useful for checking that the PC really points to the next instruction,
after fetching a prefixed instruction.

Skip vector test case, and add a scalar case

Even if the prefix is a no-op, it will at least test the fetch unit.

Fix imports and whitespace

update svp64 unit test comments

forward microwatt mmu specific SPR: PID and PRTBL

add SVP64 TestIssuer separate unit test

split out TestRunner into separate module

Fix SVP64 translator to yield the unaltered instruction

Being a generator, it yields one item at a time, instead of appending to
a list.
Clean up the now unused return list, and simplify the iterator.

add one SVP64 ALU test case to get started

add SVSTATE to TestCase infrastructure for use in TestIssuer

add skip of instruction if SVSTATE.VL=0 in ISACaller

validate all registers to make sure no damage occurs in SVP64 ISACaller

add srcstep and correct PC-advancing during Sub-PC looping in ISACaller

comments

add in SVSTATE.srcstep update, loop from 0 to VL-1

allow PC to update by 8 in SVP64 mode

fix setting of SVSTATE.VL and MVL

add in SVSTATE to ISACaller, not used, just passed in

comments in TestIssuer for SVP64PrefixDecoder

add svp64 reg decode detection to ISACaller output

starting to add SVP64 register EXTRA-read and isvec to ISACaller

comment update

add missing newline at end of experiment/formal/.gitignore

fix erroneous removal of proof* from experiment/formal/.gitignore, now
proof*/**

add skeleton implementation of experiment/formal/proof_icache.py to
so I can solicit help

icache.py fix formatting

Modify experiment/formal/.gitignore because was preventing commiting
proof_icache.py

Fix whitespace

Extract the fetch FSM out from the main FSM

Allows future extension to prefixed instructions, as well as being an
opportunity for pipeline optimization.

At start, the fetch FSM waits for the PC to be stable. This
happens when there is no longer an instruction being executed.
When done, it hands over the instruction to the decoder.

fix hanging simulation

src/soc/fu/mmu/fsm.py: add debug outputs for gtkwave

update test_issuer_mmu_data_path.py to handle SPRs

pass SPR MicroOp to MMU function unit

nope - need it to be zero if not identified as svp64

actually no need to mux in the svp64_rm, just the id "is this svp64" is enough

add SVP64PowerDecoder, extracts svp64 remap if correctly identified

ISACaller, in svp64 mode, read the next 32 bits when SVP64 identified

extending the GTKWave document in test_issuer when microwatt_mmu = True

sort out SelectableInt bit-ordering for identifying SVP64 fields

construct the assembly-code prefix and base v3.0B in SVP64Asm class

Add GTKWave document to test_issuer

Fix loop test and enable it

Make the code correspond to the comments and vice-versa.
Due to the branching, this test is useful for ensuring correctness of the
interaction between instruction fetch and issue.

start an ISACaller SVP64 unit test