whoops use slice not range

syntax error

Implement the Shifter data path

Document move of the next port data

add SR latch cxxrtl backend demo

add comment and copy of pseudo-code for OP_RFID into trap proof_main_stage.py

review of OP_RFID showed up some errors

corrections to trap main_stage.py OP_RFID according to reading spec

WIP: FV failing for unknown reasons.

Can someone put a second pair of eyes on this code?  I don't understand
why FV is failing for the RFID instruction.  I've spent at least three
hours trying to diagnose this without success.

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

add div fsm core (`DivState*`) with tests

comb test works
fsm test fails for some reason

Failing test: fast1/fast2 vs srr0/srr1? on trap pipe

forgot to clean up workspace in source

FV props for SC instruction

First FV property for trap unit

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

start adding FSMDivCore*

comment explaining why not to call self.trap in PowerDecode2

likewise cut across latest Minerva loadstore with line-for-line manual compare

sigh easier to just do a line-for-line comparison of latest minerva fetch

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

port minerva cache fixes
commit 3a0158919144757a2b369c9b750c72339e912f1d
Author: Jean-François Nguyen <jf@lambdaconcept.com>
Date:   Wed Sep 11 01:34:46 2019 +0200

    fetch,loadstore: Fix `{f,m}_busy` signal in case of a cache miss.

add .pylintrc

forward-port minerva loadstore bugfix
commit a03a72e04764dc976d85ea44b1cf0767e240b81f
Author: Jean-François Nguyen <jf@lambdaconcept.com>
Date:   Thu Apr 30 12:23:36 2020 +0200

    loadstore: fix conflict between write buffer and dcache refill.

comments

submodule update (again. sigh)

whitespace

use convenience vars in spr proof

Flesh out SPR-related FV properties.

whitespace

whitespace

add simulation-only division core using nmigen div and rem operators

rename DIV->Div to be consistent

format div code

add missing fixedldstcache.py to .gitignore

update submodule

whoops tried doing mtspr priv, it failed but failed by trying to run TRAP
which is of course not in this pipeline

get shiftrot compunit working

more tidyup on use of CompOpSubsetBase

use CompOpSubsetBase in ldst record

sigh, bug in sprset.patch

update cr input record to use new CompOpSubsetBase

add regression test on setb simulator error

use CompOpSubsetBase class in Branch op record

get branch compunit working (missing bigendian arg)

get trap compunit test working, adding bigendian and msr

add mfmsr trap tests

use new CompOpSubsetBase in trap

remove unneeded comment in trap msin stage

remove unneeded comment in trap pipe_data

document branch pipeline relationship with PowerDecode2

simplify instr_is_priv

move traptype to soc.consts

add better comments on mul overflow

test privileged rfid call

spelling error

range of testing overflow was incorrect in mul
see https://bugs.libre-soc.org/show_bug.cgi?id=432

set MSR up properly for privileged mtmsr test

whoops forgot to update PC after trap in ISACaller

move priv test to above illegal/trap test

comments on IntegerData class

import PipeContext not FPPipeContext

minor reorg on PowerDecoder2, use switch/case rather than if/or

comments on SPRmap done in PowerDecode2

comments on SPRmap done in PowerDecode2

use case statement in PowerDecode2

select RA based on LDSTMode.update in PowerDecode2

add cache cx to LDSTMode

remove unused class XerBits

use Record Assert and also check muxid
see https://bugs.libre-soc.org/show_bug.cgi?id=429#c3

no need to check individual port members, just check the Record (dut.i.ctx.op)

cookie-cut setup from alu proof_main_stage.py

reduce code size by using CompOpSubsetBase for ALU and Logical

split out CompOpSubsetBase (meaning to do for a while)

update docstrings

adding MSR.PR unit test intended to activate privileged trap

attempting to access self.msr directly

SPR: FV that should fail currently passes

WIP.  Cannot figure out why this is not failing.  Code review requested.

set up masks for OP_RL* formal proof

add priv instruction checking to ISACaller simulator

add in privileged instruction decision-making in PowerDecode2

add MSR reading to issue FSM

comments on PowerDecode2

add MSR to PowerDecoder2

disable cxxsim test

attempting running cxxsim on ALU pipeline test

first attempt running cxxsim

fix path to nmigen-soc.git

whitespace

formal proof of OP_EXTSWSLI

quick test showing how left/right mask work

add nmigen-soc to .gitlab-ci.yml

add mtmsrd instruction and unit test

comments

attempting formal proof of OP_EXTSWSLI

reduce rotl module to one line (use bit_select)

document rb as sh

increase range of test values for extswsli

add EXTSWSLI "pass" to formal shift_rot proof

remove unneeded spec patching