rename module, remove extraneous code and imports

hmmm, branch sets nia to Data as well and sets nia.ok if branch should occur
therefore do the same thing?

whitespace

use Data on SPRs in Trap InputData just like in BranchOutputData

code-munge

update comments

Add should_trap signal to trap output data

Add trap main stage

Update to latest wiki version - fixing OP_TRAP

Change OP_TWI/TDI/TW/TD to OP_TRAP

Begin adding trap FU

rename ALUPipeData to LogicalPipeData

annoying syntax error

code-shuffle on OP_CNTZ

Implement 32 bit cntlz and cnttz

Actually implement cntlzd

Fix weird edge cases with carry

Add ca32 to caller.py

Handle carry out in alu

Handle carry in caller.py

add TRAP FunctionUnit type

32-bit testing of output for CR0 conditions

Added luke's suggested code to cover all 3 assertions in proof_bperm.py

Added 2nd of 3 assertions for proof_bperm.py, currently not correct

Fix error with selecting a selectableint using a selectableint

Update to latest wiki version

move countzero to fu/logical

fix countzero import on test

correct import after soc.fu move

dumb syntax error

mass-rename of modules to soc.fu.*

rename pipe to fu

move pipelines to pipe dir

Removed extraneous variable from 'ports=[..]' of main in bperm.py

Applied PEP8 formatting to bperm.py

test 32/64 bit mode CTR in branch

add comments from spec on branch

add instruction to assert statement so if there is an error the failed
insn is displayed

rename nia_out to nia, clarify with variables in main_stage branch

rename nia_out to just nia, we know it is an output

add convenience name to branch main stage and branch output data

bit of code-munging in branch main stage

field cleanup

whitespace cleanup

simplify field access

Add incomplete proof_bperm.py with comments on how to finish the proof

Move perm inside Bpermd as it's not an input or output

code-shuffle

realised that the instruction fields have a namedtuple thing going on

use slightly more elegant way to access CR lookup table

use Cat(*list) on CR mask

try lbzu

remove condition stopping wr_reset from firing on LD

switch off LD/ST address when load activates

fix address latching however LD is not working

keep address held sustained whilst valid

latest not-quite-working LDSTCompUnit experimentation

update comments on condition register

Removed from bperm.py extraneous creation of temporary Signal()

Made creation of Array of Signals in bperm.py more concise, changed
string formatting to use python3 f"string{x}"

Add ilang output to test_maskgen.py

whitespace cleanup to PEP8-ish standards

Implemented luke's TODOs by adding 'reset_less' to all Signal()'s,
assigning index to a Signal() instead of a python AST fragment, fixed
formatting

comments / code-morph

Implement mfcr and mfocrf

add debug info of what instruction was executed and Asserted

code-munge on CR pipeline

Implement mtocrf (which isn't different from mtcrf?)

Remove noisy print statements in selectable_int.py

Add sprset.patch

Add condition.patch

Minor cleanup

Implement mtcrf

Add comments on what CROP (crand, cror) do and how they work

Add ports to ilang for test_caller.py

Fix bug in branch's pipe_data

Consolidate every pipe_data to use alu's integer data

OP_CROP fully working

Update to latest wiki version - fix bug with crxor

Implement mcrf in CR FU

Get working mcrf in caller.py

Update to latest wiki version - move crand to own opcode

update with TODO comments

no need to else continue

missing m.d.comb +=

Added working bperm.py, but is too gate heavy, as well as dummy unit
test file to be implemented tomorrow

add comment in branch test_pipe_caller.py about decoding needed of op
to set spr1/2/3 correctly

rename branch input data regs to spr1/2/3 according to FU Operand table

Make opcode for crand and friends

Begin adding CR pipeline

Update to latest wiki version - Add CR FU

Add CR function unit

Update wiki to latest version.

Fix bug introduced when I made it possible to set the initial state of CR

correct branch pipe spr allocation table

update reg allocation table for branch

add reg allocation table

add system calls

add reg allocation requirements

Implement op_bcreg